Verilog HDL学习记录

1.{7{1'b0}}

7位均为0  {1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0}={7{1'b0}}

2.&cnt

cnt[3:0]   
&cnt=cnt[0]&cnt[1]&cnt[2]&cnt[3]

3.[7:0] addr [31:0 ]

reg [7:0] addr [31:0]
定义一个有32个8位寄存器addr，位宽为8，深度为32

4.= 与 <=

组合逻辑使用"="赋值，时序逻辑使用"<="赋值；
“=”用于阻塞式赋值，顺序执行，先于之后语句执行；
“<=”用于非阻塞式赋值中，并行执行，与之后语句同时执行；
一般时序电路使用“<=”非阻塞赋值，assign语句一般使用“=”阻塞赋值；