hdl 第28页

IC前端设计使用的EDA软件

2、HDL设计

·2015-10-27 14:10

【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验二十六：VGA模块

此刻，澎湃之情不容怠慢，请怒笔者不再回忆往事，失忆者请复习《Verilog HDL那些事儿》，笔

·2015-10-27 12:15

xilinx spartan-3a iddr2 oddr2

Register with Set, Reset 2 -- and Clock Enable. 3 -- Spartan-3A 4 -- Xilinx HDL

·2015-10-21 10:57

关于verilog testbench

学习写testbench使用的是下面的文档，来自某FPGA制造商文档： /Files/pied/verilog_testbench_primer.pdf 区别与verilog HDL代码

·2015-10-21 10:51

design compiler

它可以接受多种输入格式，如HDL、Schematics、Netlist等，并能生成多种性能report，在reducingdesigntime的同时提高了设计的性能。1.2DC

chensheng312·2015-10-20 11:55

(原創) HDL只是代表一個model (IC Design) (Verilog)

很多人用C/C++的方式去寫HDL，但HDL只是一種硬體『描述』語言而已。

·2015-10-20 08:15

(原創) Write once, compile everywhere? (C/C++) (SystemC) (VC++) (IC Design)

由於SystemC本身並不是一個程式語言，而是架構在C++上，利用C++的Generics特性擴充其Library，使C++搖身一變成為HDL，且SystemC也沒有自己的IDE和Compiler，理論上只要是

·2015-10-20 08:59

FPGA验证技术简介

FPGA开发流程和IC的开发流程相似，主要分为以下几个部分：1)设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来;2)功能验证，也就是前仿真

phenixyf·2015-09-24 18:00

FPGA验证简介

FPGA开发流程和IC的开发流程相似，主要分为以下几个部分： 1）设计输入，利用HDL输入工具、原理图输入工具或状态机输入工具等把所要设计的电路描述出来； 2）功能验

phenixyf·2015-09-24 18:00

【FPGA黑金开发板】Verilog HDL那些事儿--串口模块（十一）

声明：本文为转载作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/关于FPGA串口通信的问题，老实说看了好多资料，都没有找到满意的结果，直到在黑金动力论坛中看到这篇文章，一时竟有豁然开朗之感，老实说黑金写的文章这的很不错，本人在里面受益颇多，在此对黑金的工作人员表示致敬！3

qq1987924·2015-09-23 21:00

华缔隆hdl 2000机票打印机安装使用的详细说明手册

华缔隆hdl2000机票打印机怎么安装使用？由于我们用的是LPT口（并口）转USB口线，打印机不能直接识别出来，所以操作有些复杂。

佚名·2015-08-27 16:20

ucos iii在zynq上的移植

介绍软件要求硬件要求硬件设计步骤1.调用VivadoIDE和创建项目步骤2.创建一个IP集成器设计第3步：添加和设置ZYNQ处理器系统的IP块步骤4.自定义ZYNQ块我们的设计第5步：添加软外设第6步：生成HDL

kobesdu·2015-08-11 12:00

从事智能家居行业的企业（Top 45家）

官网：http://www.cn.security.honeywell.com3、广州市河东电子有限公司(HDL)总部：广州主营：智能家居技术、智能建筑技术、专业舞台

danni008·2015-07-31 10:07

利用Verilog HDL实现万年历

利用VerilogHDL实现万年历by:limanjihe1.功能要求：能够显示年月日，星期，时分秒，并且实现闰年的自动调整。覆盖率不低于90%，且能通过DC综合。2.设置的输入的功能：显示的时间范围为1900年1月1日——2200年12月31日，能实现闰年的自动调整以及月份的调整；3.源程序Code:`timescale100ms/100msmoduletime_2(clk,time_set,r

limanjihe·2015-07-18 14:47

ftl遍历数组

andp.technology_typein(${tolpPreprocSheetVo.hasPermiss}) and s.spec_codein('${specCode}',) and s.hdl_statin

随风而浮沉·2015-07-10 10:00

深入浅出FPGA-4-数字电路设计基础

引言做FPGA研发，知道一点数字电路设计的基础知识是必要的，不然的话会逐渐变成一个会HDL语言的软件工程师，这是我们都不想发生的事情，尤其是对我这样的从软件行业转行过来的人。

phenixyf·2015-06-15 11:00

糖尿病的治疗效果分析

要求建立一个模型，通过10个自变量年龄、性别、BMI、BP、TC、LDL、HDL、TCH、LTG和GLU来预测响应变量Y。1.2数据背景糖尿病是一组由于胰岛素分泌缺陷和胰岛素作用障碍所致

Daisy_chen2015·2015-05-19 14:02

糖尿病的治疗效果分析

要求建立一个模型，通过10个自变量年龄、性别、BMI、BP、TC、LDL、HDL、TCH、LTG和GLU来预测响应变量Y。1.2数据背景糖尿病是一组由于胰岛素分泌缺陷和胰岛素作用障碍所致

Daisy_chen2015·2015-05-19 14:02

FPGA开发之算法开发 system Generator

ImpulsC编译器实现从C代码到HDL语言；4.VivadoHLS。本文主要讲述第二种方法的配置方法。

Image_vip·2015-04-15 20:28

FPGA开发之算法开发 system Generator

ImpulsC编译器实现从C代码到HDL语言；4.VivadoHLS。本文主要讲述第二种方法的配置方法。

BBS_vip·2015-04-15 20:00

MUX 数据选择器

在HDL语言中，可以用case，if-else或条件表达式条件?表达式1:表达式2等描述。

chenchen410·2015-03-20 22:01

CONCEPT HDL和CAPTURE CIS的区别

Cadence公司旗下有两个产品链，一个是IC产品，一个是PCB产品。PCB产品又分成PO系列和PS系列，PO就是Orcad系列，PS是高端系列，有的人称其为Allegro系列，其实并不准确。Cadence公司在收购Orcad之前，它的原理图工具叫ConceptHDL，PCB工具就是Allegro，也就是Allegro的PCBEditor，另外还有SI工具（做信号完整性分析的）。Orcad旗下有三

cuiweitju·2015-02-03 15:27

[D-VI] my_second_fpga（1位加法器 Verilog HDL抽象级别 modelsim-altrea功能仿真综合器）

1my_second_fpga1.1平台OS：Win7x64EDA软件：QuartusII13.1FPGA平台：DE1-SOC1.2目标用VerilogHDL不同的抽象能力设计一个一位加法器，然后用ModelSim仿真器对三中方法实现的加法器进行功能仿真（三者的功能仿真都通过，只贴出了门级实现的仿真结果），然后再将adder_description的.sof文件下载到FPGA中验证：将两个输入连接

雕虫小技们·2015-02-02 22:02

[D-VI] my_second_fpga（1位加法器 Verilog HDL抽象级别 modelsim-altrea功能仿真综合器）

1my_second_fpga1.1平台OS：Win7x64EDA软件：QuartusII13.1FPGA平台：DE1-SOC 1.2目标用VerilogHDL不同的抽象能力设计一个一位加法器，然后用ModelSim仿真器对三中方法实现的加法器进行功能仿真（三者的功能仿真都通过，只贴出了门级实现的仿真结果），然后再将adder_description的.sof文件下载到FPGA中验证：将两个输入连

misskissC·2015-02-02 22:00

[D-V] my_first_fpga 抽象 [微处理器处理实时处理]·简 Verilog HDL·简

1my_first_fpga1.1平台OS：Win7x64EDA软件：QuartusII13.1FPGA平台：DE1-SOC 1.1目标在quartusII中设计一个逻辑（功能），让DE1-SOC的LEDR0灯亮1s灭1s。1.2分析LED灯怎么才会亮？有电流通过LED灯的时候。怎么才能使LED内有电流通过？给LED两端施加电压。给LED施加多大的电压合适？在FPGA等数字系统中，电压就只有高/低

misskissC·2015-02-01 10:00

zedboard demo hdmi显示

wiki.analog.com/resources/fpga/xilinx/kc705/adv7511 这个网站是教你生成sdk项目http://wiki.analog.com/resources/fpga/docs/hdl

wejoncy·2015-01-05 18:00

让source insight 支持verilog HDL-强大，牛

转自：http://blog.csdn.net/rill_zhen/article/details/7793142引言工欲善其事，必先利其器。最近用verilog在FPGA上做一个简易的计算器，整个工程由6个模块组成，之前写的代码都是很小的，模块也很少，一般就一两个，没感觉出别扭。但是模块多了就发现，模块之间的关系就比较复杂，例化一个module时，要反复查看模块的接口，这要反复打开关闭对应的文件

shixha·2014-12-24 14:00

modelsim 仿真 altera IP核（ROM,RAM实例）

但是这里的Functional是基于门级网表的功能仿真，并不是HDL级的功能仿真。二、第三方EDA

qq1987924·2014-12-11 20:00

Verilog HDL的常用运算符---位拼接运算符

转自：http://www.starskeys.com/blogcn/ICSJ1/146.html在VerilogHDL语言有一个特殊的运算符:位拼接运算符{}.用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作。其使用方法如下:即把某些倍号的某些位详细地列出来，中间用逗号分开.最后用大括号括起来表示一个整体信号，例如:也可以写成为:在位拼接表达式中不允许存在没有指明位数的信号。这是因为

hust_xiaowei·2014-11-25 15:57

Verilog HDL的常用运算符---位拼接运算符

转自： http://www.starskeys.com/blogcn/ICSJ1/146.html在VerilogHDL语言有一个特殊的运算符:位拼接运算符{}.用这个运算符可以把两个或多个信号的某些位拼接起来进行运算操作。其使用方法如下:即把某些倍号的某些位详细地列出来，中间用逗号分开.最后用大括号括起来表示一个整体信号，例如:也可以写成为:在位拼接表达式中不允许存在没有指明位数的信号。这是因

qq1987924·2014-11-25 15:00

verilog HDL中wire和reg的区别

作者：tureno2011原作网址：http://www.cnblogs.com/tureno/articles/2218669.htmlwire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。两者的

xiaominthere·2014-10-18 16:00

用Verilog HDL的三种建模方式描述——2选1数据选择器

转自：http://www.cnblogs.com/zxl2431/archive/2010/09/17/1829603.html1，数据选择器的定义和功能数据选择是指经过选择，把多路数据中的某一路传送到公共数据线上，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多输入的单刀多掷开关。2，集成电路数据选择器常用的集成电路数据选择器有许多种类，并且有COMS和TTL产品。例如，四2选1数据

kerwinash·2014-10-15 11:19

[D-I] 认识FPGA Verilog HDL

第一天学习FPGA。1FPGAFPGA（Field－ProgrammableGateArray，现场可编程门阵列）是20世纪80年代中期发展起来的一种可编程器件。可编程逻辑器件是一种以数字形态的集成电路、芯片（数字电路），内部的数字电路可以在出厂后才规划决定，有些可编程逻辑器件也可以在规划决定其数字电路后再对其内部电路进行变更、改变。【而一般数字芯片在出厂前就已经决定其内部电路，无法在出厂后再次改

misskissC·2014-10-08 21:00

数字集成电路设计-13-常用模块集锦

但是像verilogHDL等HDL语言这方面做的比较弱，尤其是可综合的语法，基本没有通用的模块库供我们使用，所以编码效率会比较低。

rill_zhen·2014-09-26 23:00

Verilog HDL中task与function的区别

任务、函数的定义和调用都包括在一个module的内部，他们一般用于行为级建模，在编写Testbench时用的较多，而在写可综合的代码时要少用。function的定义：function行为语句；endfunction定义function时，要注意以下几点：(1): function定义结构不能出现在任意一个过程块(always块或者initial块)的内部；(2): function定义不能包括有任

kobesdu·2014-09-05 14:00

FPGA设计流程

1设计输入设计输入包括使用硬件描述语言HDL、状态图与原理图输入三种方式。

kobesdu·2014-09-05 09:00

ASIC/FPGA设计中的仿真

它是编译之前对用户设计的电路进行逻辑功能验证，主要针对基于原理框图的设计，不针对使用HDL代码的设计。因为该仿真是在编译之前实施的。该仿真也不是FPGA开发的

stephenkung1·2014-08-17 17:00

数字电路设计之同步状态机的verilog HDL实现

2、HDL描述语言有多种，但是不同的描述电路性能大不相同。一般有3种描述方法：单always，双always和三always

Snail_Walker·2014-07-26 09:20

IP核

IP内核的三种类型IP核有三种不同的存在形式：HDL语言形式，网表形式、版图形式。分别对应我们常说的三类IP内

rightsoft·2014-07-09 14:36

EASYUI设置combobox的默认值

{field:'pervasive',title:'是否普算',width:90,formatter:hdl.easyUIComm.pervasiveFormatter,

rnZuoZuo·2014-07-02 10:00

可综合&不可综合

0.HDL历史HDL是Hardware Description Language的缩写，中文名“硬件描述语言”，并不是“硬件设计语言（HardwareDescription Languag

shengzhuzhu·2014-06-09 23:00

FPGA Verilog HDL 系列实例

VerilogHDL 是一种用于数字系统设计的硬件描述语言，它可用来进行各种级别的逻辑设计，以及数字逻辑系统的仿真验证、时序分析和逻辑综合。VerilogHDL 是目前应用最广泛的一种硬件描述语言。学好硬件的最高境界是心中要有电路，对于我们刚刚接触FPGA以及VerilogHDL的人来说，最重要的是要多理解，多练习，多思考，多总结。下面将对VerilogHDL进行一系列的实例应用，让我们对Veri

dean_gdp·2014-05-15 11:00

Verilog HDL按键消抖

modulekey_led(clk,rst_n,key_in,led_out);inputclk;//50Minputrst_n;input[3:0]key_in;output[3:0]led_out;reg[19:0]count;reg[3:0]key_scan;//按键扫描值always@(posedgeclkornegedgerst_n)//采样按键值，采样频率小于按键毛刺频率，相当于滤除掉

liang0000zai·2014-05-14 20:00

Verilog实例化时的参数传递

类似VHDL的Generic语句，Verilog也可以在例化时传递参数例子见http://sutherland-hdl.com/online_verilog_ref_guide/vlog_ref_top.html

weiweiliulu·2014-04-19 13:00

FPGA学习及设计中的注意事项

FPGA学习及设计中的注意事项1.基础问题FPGA的基础就是数字电路和HDL语言，想学好FPGA的人，建议床头都有一本数字电路的书，不管是哪个版本的，这个是基础，多了解也有助于形成硬件设计的思想。

yhhedu·2014-04-17 14:00

深入浅出FPGA-18-VPI

引言我们在进行RTL仿真时，有时候会遇到HDL工程和C语言工程需要进行数据通信时，使用$readmem()等系统任务会方便很多，但是有时候，实现较复杂功能时，$readmem（）就会稍显不足。

rill_zhen·2014-03-24 21:00

Quartus 13.0和Modelsim SE 10.1a 联合仿真

Quartus13.0和ModelsimSE10.1a联合仿真1、首先在Quartus建立工程，编写HDL文件，进行编译；编译通过后编写testbench文件，再进行编译，直到通过没有错误。。。

蓝e·2014-02-28 16:14

ise 原理图混合设计

为了克服原理图设计可移植性差等缺点，硬件描述语言（HDL）应运而生。硬件描述语言可移植性好，可维护性高，利于超大规模设计。原理图设计仅仅是一种辅助设计方法，其常用的场合是在混合设计中。在混合设计

weiweiliulu·2014-01-17 11:00

Verilog HDL数据类型

URL: http://blog.csdn.net/formerman/article/details/4540628VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。寄存器类型主要表示数据的存储单元，其默认值为不定x。二者最大的区别在于：寄存器类型数

wanruoqingkong·2014-01-13 14:00

verilog HDL中wire和reg的区别

URL: http://www.cnblogs.com/tureno/articles/2218669.htmlwire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。reg表示一定要有触发，输出才会反映输入的状态。reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。两者的区别是：寄存器

wanruoqingkong·2014-01-06 14:00

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