AXI

应用代码解释

uart_fiber_top.v(第25行)→aurora_top.v(第85行)→aurora_ctrl_mod.v(第58行)→FIFO写入(第105行)→状态机读取(第120行)→AXI封装(第160

无证驾驶梁嗖嗖·2025-07-26 16:00

【AXI】读重排序深度

我们以DDR4存储控制器为例，设计一个读重排序深度为3的具体场景，展示从设备如何利用3级队列优化访问效率：基础设定从设备类型：DDR4存储控制器（支持4个存储体Bank0-Bank3）读重排序深度：3（允许同时跟踪3个未完成读请求）访问延迟特征：Bank激活后访问：3周期（低延迟）Bank预充电后访问：7周期（高延迟）主机请求序列（按时间顺序发送）：时间点请求标识ARID值目标Bank地址描述T0

oahrzvq·2025-07-11 08:12

[FPGA AXI IP] AXI Crossbar

AXICrossbarIP详细介绍概述AXICrossbar是属于AXIInterconnectIPSuite的一部分，专为AXI4、AXI3和AXI4-Lite协议设计，提供多个AXI主设备（Master

·2025-07-10 06:18

[AXI] AXI Interconnect

AXIInterconnectIP详细介绍概述AXIInterconnect专为AXI4、AXI3和AXI4-Lite协议设计，提供多个AXI主设备（Master）和从设备（Slave）之间的灵活互联功能

·2025-07-10 06:18

【ARM AMBA AXI 入门 5.1 - QoS是什么？QoS是怎么工作的？】

请阅读【嵌入式及芯片开发学必备专栏】转自：揭秘数通知识：QoS是什么？QoS是怎么工作的？（一）文章目录QoS概述综合服务和差分服务QoS工具报文分类报文标记流量监管和整形工具拥塞管理工具拥塞避免工具队列策略FIFO（先进先出队列，FirstInFirstOutQueue）PriorityQueue（优先队列PQ）Weighted-fairQueue（加权平均队列WFQ）丢弃策略我们在学习嵌入的时

主公讲 ARM·2025-07-08 19:06

FDMA读写AXI BRAM交互：FPGA高速数据传输的核心技术

在图像处理系统中，当1080P视频流以每秒60帧的速度传输时，传统DMA每帧会浪费27%的带宽在地址管理上——而FDMA技术能将这些损失降至3%以内现代FPGA系统中，高效数据搬运往往是性能瓶颈的关键所在。当你在手机上流畅播放4K视频、在自动驾驶系统中实时处理激光雷达点云时，背后都依赖于FDMA（FlexibleDirectMemoryAccess）与AXIBRAM的高效交互技术。本文将深入探讨这

芯作者·2025-07-08 16:44

基于ZYNQ7000的AD9226采集卡实现（1、采集数据到PL）

基于ZYNQ7010平台，PL端采集AD数据，通过内部AXI总线，将数据搬运到PS的DDR。可以将如上目标分解为3个小目标实现PL采集AD9226模块，采集后的数据为AXIS接口。

·2025-07-05 14:14

RDMA简介8之AXI 总线协议分析1

AXI总线是一种高速片内互连总线，其定义于由ARM公司推出的AMBA协议中，主要用于高性能、高带宽、低延迟、易集成的片内互连需求。

tiantianuser·2025-06-29 12:55

Xilinx XC7K70T-2FBG484I 可编程罗辑芯片

34MbRAM，1920DSP片，2845GMAC/sDSP性能，32个收发器，12.5Gb/s收发器速度，800Gb/s串行带宽，x8Gen2PCIe接口，500个I/O引脚，VCXO组件，高级可扩展接口4(AXI4

深圳市泰凌微电子·2025-06-26 15:56

复旦微ZYNQ SOC AXI_DMA高速数据传输实战指南

突破传统瓶颈：零拷贝+双缓冲实现2.4GB/s传输速率AXI_DMA在异构计算中的核心价值在复旦微ZYNQSOC系统中，AXI_DMA是连接PS（处理系统）和PL（可编程逻辑）的高速数据通道。

芯作者·2025-06-26 12:11

实时系统vxWorks-Zynq7020 axi gpio使用

概述这篇文章将为大家展示如何编写vxWorks应用程序来操作axigpio。注意开发环境：vxWorks6.9.4，workbench3.3.5，开发板：TLZ7x-EasyEVM-A3。详细操作方法参见文章《实时系统vxWorks-Zynq7020移植vxWorks》和《

不只会拍照的程序猿·2025-06-25 15:08

深入实战：ZYNQ中AXI BRAM打通PS与PL数据交互的高速通道

在ZYNQ异构计算平台上，高效的数据交互是发挥PS（处理器系统）与PL（可编程逻辑）协同计算优势的关键。本文将深入探讨利用AXIBRAM控制器实现PS与PL间共享内存通信的方案，提供详实的代码、创新优化思路及性能分析，助你构建高速数据通道。一、为何选择AXIBRAM？在ZYNQ中，PS与PL交互的常用方式包括：AXIDMA：适合大数据流传输AXIGPIO：仅适合小数据量控制AXIBRAM：低延迟、

芯作者·2025-06-24 08:29

Ajax 核心知识点全面总结

常见请求方法2、请求参数处理四、Ajax异步与错误处理1、异步处理2、错误处理五、跨域资源共享（CORS）与解决方案1、跨域问题2、解决方案六、Ajax与现代替代方案1、FetchAPI（ES6+）2、Axi

YD_1989·2025-06-23 15:37

AXI (Transaction Attributes)

目录：AXI(TransactionAttributes)1.事务类型与属性：2.存储相关属性信号：3.存储类型：AXI(TransactionAttributes)1.事务类型与属性：现代计算机架构中

Jay丶ke·2025-06-22 01:56

[AXI] AXI Data Width Converter

该IP核专为AXI4和AXI4-Lite协议设计，用于在不同数据宽度的AXI主设备（Master）和从设备（Slave）之间进行数据宽度转换。

S＆Z3463·2025-06-20 17:27

ZYNQ笔记（二十）：Clocking Wizard 动态配置

版本：Vivado2020.2（Vitis）任务：ZYNQPS端通过AXI4Lite接口配置ClockingWizardIP核输出时钟频率目录一、介绍二、寄存器定义三、配置四、PS端代码一、介绍Xilinx

W以至千里·2025-06-16 09:32

XDMA pcie环路测试

图-1测试框架图一、上图中，主要用于测试XDMA的axilite寄存器访问和axi-memory大数据访问，图1完成了逻辑设计。

hahaha6016·2025-06-06 00:27

ZYNQ学习之路（四）：DDR读写测试实验

目录一、AXI协议简介二、实验简介三、框图实现四、SDK部分编程一、AXI协议简介ZYNQ的架构是分为PL与PS的，因此两者之间免不了数据交互，之前我们介绍了通过BRAM进行交互，但BRAM进行交互存在速度慢

梅菜扣肉鱼丸粗面·2025-05-27 23:43

JESD204 ip核使用与例程分析（二）

时钟方案专用差分时钟对例程分析jesd204_0_transport_layer_demapperjesd204_0_sig_chkjesd204_0_clockingjesd204_0ip核port寄存器AXI-LITE

fpga小白历险记·2025-05-25 05:16

《深入理解AXI4协议：从入门到实践》-- 第九篇：常见问题与进阶资源

第九篇：常见问题与进阶资源本章汇总AXI4协议开发中的典型问题，并提供系统化的解决方案与进阶学习路径，助力读者突破瓶颈，掌握高阶设计技巧。

GateWorld·2025-05-22 08:41

《深入理解AXI4协议：从入门到实践》 -- 第七篇：AXI4-Lite与AXI4-Stream

第七篇：AXI4-Lite与AXI4-StreamAXI4协议针对不同场景提供了两个关键子协议：AXI4-Lite（轻量级控制）和AXI4-Stream（流式数据传输）。

GateWorld·2025-05-22 08:10

UDP--DDR--SFP,FPGA实现之ddr axi读写驱动模块

ddraxi读写驱动模块实现介绍该模块主要功能为：接收数据读写op指令，将其转换为AXI4总线形式其逻辑较为简单，而关于AXI4的时序，建议读者使用vivado封装两个AXI4的ip核，一个主机，一个从机

爱学习的张哥·2025-05-19 04:17

[AXIS] AXI4-Stream Verification

AXI4-StreamVerificationIP(PG277)详细介绍概述AXI4-StreamVerificationIP,以下简称AXI4-StreamVIP。

S＆Z3463·2025-05-19 00:25

[axi][学习笔记]s_axi_awlen/s_axi_awsize 和s_axi_wdata关系

在AXI4（AdvancedeXtensibleInterface4）总线协议中，s_axi_awlen（写地址通道的突发长度）和s_axi_awsize（写地址通道的突发大小）是控制信号，它们定义了写事务的属性

CDerL·2025-05-14 05:56

手撕AXI-Full总线接口，实现AXI_Full Master接口

一、AXI介绍AXI全称AdvancedeXtensibleInterface，属于AMBA总线中的一种，由ARM公司制定。

modest_cat·2025-05-13 15:27

AXI&ACE&CHI的对比

ACE协议使用了master/slave之间的信号电平通信，ACE和AXI相比除了AR/R/AW/W/B通道外还增加了snoop的地址/数据/响应通道。

凢en·2025-05-12 15:52

基于Credit的流量控制

在标准同步接口中(比如AXI协议接口)，握手信号如果直接采用寄存器打拍的方式容易导致信号在不同的方向上出现偏离。因此，引入了更复杂的FIFO结构替代了寄存器方式来给握手信号打拍，方便后端时序收敛。

谷公子的藏经阁·2025-05-09 21:37

ZYNQ axi_uartlitle IP核扩展232或者422

我的另外一篇博客：ZYNQaxiuart16550IP核扩展485接口使用ZYNQaxiuart16550IP核扩展485接口使用_wangjie36的博客-CSDN博客_uart16550一，uartlittle描述1，IP核描述2，寄存器描述3，RXFIFO寄存器(offset=0h)和TXFIFO寄存器(offset=04h)描述<

寒听雪落·2025-04-30 12:26

[FPGA基础] AXIS篇

XilinxFPGAAXI4-Stream使用文档1.概述AXI4-Stream（AdvancedeXtensibleInterface4Stream）是ARM公司AMBA协议中的一种面向流式数据传输的协议

S＆Z3463·2025-04-27 20:05

core-v-verif系列之lib＜30＞

CDerL·2025-04-27 10:03

axi ps读写pl_「正点原子FPGA连载」第十五章AXI4接口之DDR读写实验

1)摘自【正点原子】领航者ZYNQ之嵌入式开发指南2)实验平台：正点原子领航者ZYNQ开发板3)平台购买地址：https://item.taobao.com/item.htm?&id=6061601087614)全套实验源码+手册+视频下载:http://www.openedv.com/docs/boards/fpga/zdyz_linhanz.html5)对正点原子FPGA感兴趣的同学可以加群讨

weixin_39835147·2025-04-20 23:25

usb接口程序设计_「正点原子FPGA连载」第十五章AXI4接口之DDR读写实验

1)摘自【正点原子】领航者ZYNQ之嵌入式开发指南2)实验平台：正点原子领航者ZYNQ开发板3)平台购买地址：https://item.taobao.com/item.htm?&id=6061601087614)全套实验源码+手册+视频下载:http://www.openedv.com/docs/boards/fpga/zdyz_linhanz.html5)对正点原子FPGA感兴趣的同学可以加群讨

weixin_39974557·2025-04-20 23:25

纯FPGA实现驱动AD9361配置的思路和实现之一概述

我们在做ZYNQ系统开发时候做的IP基本都是AXI_LITE_SLAVE，是SLAVE，从设备。就是提供了若干寄存器接口供MASTER进行读写。

2202_75442154·2025-04-20 23:49

14.2 - VDMA彩条显示实验之动态时钟

3硬件设计注意事项：基于14.1做如下改动使能ClockingWizardIP核的DynamicReconfig功能，并选择AXI4-Lite接口；将ClockingWizard

xduryan·2025-04-17 06:09

axios获取后台数据库中的数据

而html页面难以嵌入后端代码，因此需要用到axi

丸子家的银河龙·2025-04-17 01:09

Xilinx系FPGA学习笔记（九）DDR3学习

系列文章目录文章目录系列文章目录前言DDR介绍DDR的IP核学习接口信号解析读写流程分析AXI前言这里暂时先只介绍一下IP核配置生成和一些接口信号的含义，后续还需要补很多知识点和实际测试应用DDR介绍DDR3

贾saisai·2025-04-10 18:45

Zynq + FreeRTOS 笔试题2

A.ARMCortex-A9双核B.FPGA可编程逻辑C.DDR控制器D.以上全是AXI4总线协议中，以下哪种类型适合高吞吐量数据传输？

指令集诗人·2025-03-31 05:36

Zynq + FreeRTOS 笔试题3

AXI4-Lite和AXI4-Stream协议的主要区别是什么？各适用于什么场景？在Zynq中，如何通过Vivado配置GPIO外设并生成设备树（DTS）？FreeRTOS的xTaskCre

指令集诗人·2025-03-31 05:36

嵌入式系统笔试题（Zynq/FreeRTOS/LwIP/Cache/硬件设计）

A.AXI4 B.I2C C.SPI D.UART（2）FreeRTOS中，任务优先级数值越大表示优先级：A.越高 B.越低 C.与数值无关 D.由调度器动态调整（

指令集诗人·2025-03-31 05:36

Zynq PL端IP核之AXI DMA

AXIDMAIP内核在AXI4内存映射和AXI4StreamIP接口之间提供高带宽直接储存访

Mazy.v·2025-03-21 21:05

Vitis 2024.1 无法正常编译custom ip的bug（因为Makefile里的wildcard）

现象：如果在vivado中，添加了自己的customIP，比如AXI4IP，那么在Vitis（2024.1）编译导出的原本的.xsa的时候，会构建build失败。

Αλήθεια·2025-03-21 03:31

逾越TAO·2025-03-19 23:39

lldp协议代码阅读_AXIStream代码详解

AXI-Stream代码详解AXI4-Stream跟AXI4的区别在于AXI4-Stream没有ADDR接口，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时，允许无限制的数据突发传输规模

weixin_39986060·2025-03-04 05:57

人工智能之数学基础：线性代数中的特殊矩阵

性质对于任意一个nxn的矩阵A，有AxI=IxA=A。这表明单位矩阵与任何同阶矩阵相乘都不改变该矩阵。单位矩阵是可逆的，且其逆矩阵就是它本

每天五分钟玩转人工智能·2025-03-03 18:01

IPU概述

1.IPU概述（一）框架首先来看看imx6q整体系统框架图，看看IPU位于整个SOC系统中的位置：可以看出来，整个IPU挂接在AXI与AHB总线上面，通过总线，它可以与ARM，VPU，GPU和RAM等模块通信

深圳信迈主板定制专家·2025-02-26 21:24

DMA IP核的详解与实现

一，DMAIP核使用详解1，时钟DMA具有4个时钟输入，分别是m_axi_mm2s_aclk：MM2S接口m_axi_s2mm_aclk：S2MM接口s_axi_lite_aclk：AXI4-Lite控制接口

寒听雪落·2025-02-23 21:53

【PCIe XDMA开发】XDMA与MIG位宽一致性要求

一、位宽一致性的必要性数据路径对齐要求XDMA的AXI接口位宽（如128/256/512位）需与MIG的物理接口位宽保持一致15。

RunningCamel·2025-02-17 12:35

ARM trustzone的安全扩展介绍-一篇就够了

:联系方式-加入交流群----联系方式-加入交流群个人博客笔记导读目录(全部)文章目录1、背景：2、ARMTrustzone的安全扩展简介3、ARMTrustzone的安全扩展详细解剖3.1AMBA-AXI

代码改变世界ctw·2025-02-13 04:14

关于BAR（PCIE BAR或AXI BAR）的解释

假设某BAR的默认值是xxxx_0000（这里表示8个比特位），其中低4位不可写，可操作的最低位是4，所以该BAR的大小是2^4=16字节；1、系统软件向BAR写0xFF2、系统软件读BAR，读到的值是0xF0，于是系统软件知道该BAR的最低可操作位是4，该BAR的大小是2^4=16字节，要求BAR的基地址必须能被其大小整除，即BAR的基地址必须按照其大小字节对齐，比如这里必须是16字节对齐；3、

csdn_gddf102384398·2025-02-09 13:49

Xilinx AXI DMA驱动与Petalinux集成实战指南

本文还有配套的精品资源，点击获取简介：AXIDMA是Xilinx为FPGA设计的高性能DMA控制器，用于片上存储器与外设间高速数据传输。本项目文件集包含了AXIDMA驱动配置文件，用于Petalinux环境下的集成与配置。介绍AXIDMA基本概念、组件、集成步骤、DMA驱动程序、应用场景以及配置文件解析，旨在帮助开发者在嵌入式Linux系统中高效利用AXIDMA。1.XilinxAXIDMA控制器

Nate Hillick·2025-01-28 09:29

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