DDR

核心板：嵌入式系统的核心驱动力

核心板的技术特点核心板通常采用先进的系统级封装(SiP)技术，在微小空间内集成了CPU/GPU、DDR内存、Flash存储以及电源管理单元。这种设计不仅大幅减小了体积，还提高了系统可靠性。以常见

MYZR1·2025-07-29 13:07

DDR3 寻址及原理

寻址数据范围为：行：2的15次方，列：2的10次方，bank：2的3次方，CS片选：2的2次方,数据线32位2^15x2^10x2^3x2^2x32=32Gb最大容量为32Gb

·2025-07-24 18:46

浅谈RS232、RS422、RS485、LVDS总线

这样对总线有更清晰的概念一．总线的概念和分类：1.对总线可以分为片内总线、片间总线、系统总线、外总线片内总线：是微处理器等芯片内部各功能单元的连线（例CPU与片内存储的总线）片间总线：是微处理器等向外引出的总线（例处理器与DDR

仰望天空—永强·2025-07-22 02:14

人工智能服务器处理器的全新定义两大头部品牌旗舰款的王者之争！云储存cpu_云服务器处理器_企业服务器处理器

内存子系统方面，支持8通道DDR5-4800内存配置，最高可扩展至4TB容量，为内存密集型应用提供了充足带宽。特别值得一提的是其集成的AMX高级矩阵扩展指令集，这项

·2025-07-19 19:34

【AXI】读重排序深度

我们以DDR4存储控制器为例，设计一个读重排序深度为3的具体场景，展示从设备如何利用3级队列优化访问效率：基础设定从设备类型：DDR4存储控制器（支持4个存储体Bank0-Bank3）读重排序深度：3（

oahrzvq·2025-07-11 08:12

存储延时数据，帮你选数据库和缓存架构

1.理解存储媒介量化延时类别描述延时缓存/内存L1cachereference1ns缓存/内存L2cachereference4ns缓存/内存Mainmemoryreference（DDR4，5-10ns

呢喃coding·2025-07-09 04:26

ARMv8 创建1、2、3级页表代码与注释

对下面的地址空间创建3级页表//level1table,4entries://00000000-3FFFFFFF,1GBblock,DDR//40000000-7FFFFFFF,1GBblock,DDR

liuluyang530·2025-07-07 13:29

ARMv8 创建3级页表示例

最近在研究armv8页表创建过程，顺带做了一个如下形式的页表，//level1table,4entries://00000000-3FFFFFFF,1GBblock,DDR//40000000-7FFFFFFF

liuluyang530·2025-07-07 13:29

【ESP32-IDF笔记】08-SD(SDMMC)卡配置和使用

目录配置环境SDMMC主机驱动概述支持的速率模式使用SDMMC主机驱动配置总线宽度和频率配置GPIOeMMC芯片的DDR模式相关文档API参考头文件功能函数初始化SDMMC主机外围设备初始化SDMMC外设的给定插槽选择要用于数据传输的总线宽度获取配置为用于数据传输的总线宽度设置卡时钟频率启用或禁用

@Hwang·2025-07-07 03:25

imxu6ull的启动

芯片会执行内部的bootROM代码，这段bootROM代码会进行硬件初始化(一部分外设)，然后从boot设备(就是存放代码的设备、比如SD/EMMC、NAND)中将代码拷贝出来复制到指定的RAM中，一般是DDR

heng6868·2025-07-06 19:54

基于ZYNQ7000的AD9226采集卡实现（1、采集数据到PL）

基于ZYNQ7010平台，PL端采集AD数据，通过内部AXI总线，将数据搬运到PS的DDR。可以将如上目标分解为3个小目标实现PL采集AD9226模块，采集后的数据为AXIS接口。

·2025-07-05 14:14

116-基于5VLX110T FPGA FMC接口功能验证6U CPCI平台

FPGA接1片DDR2内存条2GB，32MBNorflash存储器，用于存储程序。外扩SATA、PCI、PCIexpress、千兆网络接口、SFP接口，自定义总线支持最大到266个IO。该

Anin蓝天（北京太速科技-陈）·2025-07-03 00:07

ZYNQ MPSOC PL端DDR4读写--介绍（1）

1DDR4介绍DDR4SDRAM（Double-Data-RateFourthGenerationSynchronousDynamicRandomAccessMemory，简称为DDR4SDRAM），是一种高速动态随机存取存储器

LEEE@FPGA·2025-07-03 00:35

I.MX6ULL ARM裸机开发---C语言LED实验

在开始部分用汇编来初始化一下C语言环境，比如初始化DDR、设置堆栈指针SP等等，当这些工作都做完以后就可以进入C语言环境，也就是运行C语言代码，一般都是进入main函数。

一盆电子·2025-06-30 21:09

SapphireRapids NVMe Aggregate Performance with灵活IO测试--学习笔记（二）

主机系统是Sapphire-Rapid2S系统，每个插槽上配置了8个DDR564GB,1DPC,运行在每个插槽上的速度为4800MTS（例如，共1TB内存容量）。4.1根端口的硬盘数量Sap

向阳生活·2025-06-30 16:36

基于 Kintex UltraScale 系列 2 路 QSFP+40G 光纤 PCIe 数据传输卡 / 光纤适配器（5GByte/s 带宽KU060光纤 PCIe 数据传输卡）

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，板载2组独立的72位DDR4SDRAM大容量缓存。板卡具有1个RJ45千兆以太网口以及若干IO信号。

F_white·2025-06-29 23:51

随机存储器有哪些，只读存储器又有哪些

变种：SDRAM：同步DRAM（如DDR3/DDR4/DDR5，电脑内存条）。VRAM：显卡专用显存，支持高速图像

我推是大富翁·2025-06-29 16:58

DDR5核心五问：为什么它这么快？时序咋看的？容量怎么算？ODT又是啥？

DDR5核心五问：为什么它这么快？时序咋看的？容量怎么算？ODT又是啥？一、DDR5还有CAS/RAS/tRCD/tRP吗？✅答：有！

空间机器人·2025-06-22 18:15

云计算处理器选哪款？性能与能效的平衡艺术

一、旗舰处理器技术解码IntelXeon6900系列制程突破:采用进阶版Intel7工艺,56核配置下全核睿频可达4.3GHz内存子系统:集成DDR5内存控制器,支持8通道RDIMM/LRDIMMAI加速实例

资讯分享周·2025-06-21 06:59

DDR供电设计中的VTT与VREF作用和区别

电压值：VREF=0.5×VDDQ（DDR4标准中VDDQ=1.2V→VREF=0.6V）精度要求：±1%以内（如DDR5要求±0.5%），温度漂移0.2引发振铃）。

美好的事情总会发生·2025-06-21 02:04

LPDDR5x控制器概述

一LPDDR5xLPDDR5x是DDR内存的一种，但它具有一些特定的特点和优化，主要针对移动设备进行了低功耗和高性能的优化。

·2025-06-19 16:25

【linux开发-驱动】-U-Boot相关

uboot最主要的工作就是初始化DDR。在实际开发中，我们一般不会直接用uboot官方的U-Boot源码的，一般使用开发板半导体厂商提供的更全面。区别：种类描述ub

笃行致远~·2025-06-19 10:16

uboot:源码分析-启动第一阶段-lowlevel_init

(2)判断哪种复位的意义在于：冷上电时DDR是需要初始化才能

li星野·2025-06-19 06:20

四通道高速数据采集卡（16bits、PCI Express3.0 x8、250MSps、4GB DDR4）

板上4片Micron的1GB的DDR4芯片MT40A512M16LY-062EIT,总的容量达4GB。另外核心板上也集成了2片128MBit大小的QSPIFLASH，用于启动存储配置和系统文件。

·2025-06-18 10:59

DDR 控制器没有 PCIe 的 Bus/Device/Function ID（BDF），那系统是怎么寻址到 DDR 的？

✅简明回答：寻址到DDR的关键，不是靠PCIe的BDF编址机制，而是靠：CPU/RC分配的物理地址空间（MMIO）PCIe设备的BAR（BaseAddressRegister）映射表RootComplex

·2025-06-12 07:17

深入解析：为什么 Redis 比 MySQL 快

内存的访问延迟通常在10-100纳秒级别，典型的DDR4内存读取速度可达25GB/s，支持每秒执行超过10万次随机访问。

·2025-06-08 18:56

DDR4、DDR5、固态硬盘（SSD）和机械硬盘（HDD）在连续读/写、随机读/写性能的对比分析

以下是关于DDR4、DDR5、固态硬盘（SSD）和机械硬盘（HDD）在连续读/写、随机读/写性能的对比分析，结合技术特性与应用场景的总结：一、性能对比表格存储类型连续读（MB/s）连续写（MB/s）随机读

Tipriest_·2025-06-03 16:57

DDR DFI 5.2 协议接口学习梳理笔记01

DFI应用场景包含：DDR1、DDR2、DDR3、DDR4、DDR4RDIMM、DDR4LRDIM

zilan23·2025-06-03 08:39

DDR5舍入定义和算法Rounding Definitions and Algorithms详细讲解

本文详细介绍了DDR5舍入定义和算法RoundingDefinitionsandAlgorithms。

zilan23·2025-06-03 08:04

探秘GPU关键组件HBM：AI 时代的内存新宠

它将多个DDR芯片堆叠后与GPU封装，形成大容量、高位宽的DDR组合阵列。如果把传统DDR比作“平房设计”，HBM就是“楼

芥子沫·2025-05-29 12:41

zynq7020 shm共享内存和OCM

以下是它们的核心区别：1.物理位置与架构特性OCM（On-ChipMemory）共享内存（SHM，SharedMemory）物理位置位于处理系统（PS，ProcessingSystem）内部通常位于DDR

yayaer2·2025-05-28 16:13

pcie读写ddr_DDR4内存与PCIe 双杀打造4秒闪开的五星神机

因为对于游戏来说，硬件的性能就是最好的助推器，Skylake处理器与DDR4内存组合的强悍表现对游戏的帮助也是不言而喻的。全新一代

一小块的海绵·2025-05-27 23:14

ZYNQ学习之路（四）：DDR读写测试实验

而PS端的DDR3起码是512M，甚至有的达到了4G，可以满足大量数据进行交互。PL与PS

梅菜扣肉鱼丸粗面·2025-05-27 23:43

DDR-Memory-Test | DDR 内存测试压力测试

DDR-Memory-Test|DDR内存测试压力测试1.背景简介 DDR内存是嵌入式系统中重要的组成部分，随着主控的工作频率越来越高，造成搭配的内存的频率工作频率越来越高，内存对系统的信号完整性要求也越来越高

Codings·2025-05-27 23:39

FPGA 42 ，时序约束深度解析与实战应用指南（ FPGA 时序约束）

1.5关键时序参数1.6时序分析方法二、时序约束的核心内容2.1时钟约束2.2输入输出延迟约束2.3时序例外约束2.4时钟不确定性约束三、时序约束的应用场景3.1高速数据采集系统3.2多时钟域设计3.3DDR

北城笑笑·2025-05-24 20:25

《深入理解AXI4协议：从入门到实践》-- 第九篇：常见问题与进阶资源

AXI4：适用于高带宽场景（如DDR访问、DMA传输），需突发传输与多事务并发。AXI4-Lite：用于寄存器配置（如外设控制），无需突发操作，资源占用低。AXI4-St

GateWorld·2025-05-22 08:41

UDP--DDR--SFP,FPGA实现之ddr axi读写驱动模块

ddraxi读写驱动模块实现介绍该模块主要功能为：接收数据读写op指令，将其转换为AXI4总线形式其逻辑较为简单，而关于AXI4的时序，建议读者使用vivado封装两个AXI4的ip核，一个主机，一个从机，进行学习，笔者在这里便不进行赘述，如果有读者想要了解，欢迎在评论区进行讨论，笔者后期可能会进行文章专栏讲解。其工作原理即是，检测到op指令有效，进行相应的读写操作，AXI4读写数据的流程是AXI

爱学习的张哥·2025-05-19 04:17

UDP--DDR--SFP,FPGA实现之内存读取控制模块

内存读取控制模块实现介绍由于该模块接口数量较多，为了详细说明模块实现，采用文字流程进行介绍该模块的工作时钟域为DDR时钟和SFP时钟，即读取数据为DDR时钟域下工作，输出读取到的数据在SFP时钟域下工作接收到数据完成指令后

爱学习的张哥·2025-05-19 04:16

基于PXIE的Kintex UltraScale系列FPGA处理板卡

板载1组独立的72位DDR4SDRAM大容量缓存。2、功能框图3、技术指标性能指标：板载F

VX15600254840·2025-05-17 22:20

基于Kintex-7 FPGA的FMC PCIE预处理侧插卡

板载1组独立的64位DDR3SDRAM大容量缓存。该板卡通过搭载不同的FMC子卡，可快速搭建起基于服务器的数据采集

VX15600254840·2025-05-15 12:29

FPGA：Xilinx Kintex 7实现DDR3 SDRAM读写

在XilinxKintex7系列FPGA上实现对DDR3SDRAM的读写，主要依赖Xilinx提供的MemoryInterfaceGenerator(MIG)IP核，结合Vivado设计流程。

InnoLink_1024·2025-05-15 12:27

【PXIE301-211】基于PXIE总线的16路并行LVDS数据采集、1路光纤数据收发处理平台

板载1组64位的DDR3SDRAM用作数据缓存。板卡具有1个FMC（HPC）接口，通过扣上FMC子卡，来实现各种接口。FMC子卡上具有16路LVDS数据采集和1路光纤收发均。FMC

北京青翼科技·2025-05-14 05:26

直接内存访问 (DMA) 控制器

这个模块预实现一个高级直接内存访问(DMA)控制器，用于在高速外设和DDR3内存之间进行高效数据传输。

霖00·2025-05-13 13:45

Freertos traceMALLOC分析内存踩踏

隐含信息代码量不是很小，是将基于Linux系统的一个IP驱动程序、应用框架和应用程序拿到Freertos上跑)，validation阶段在仿真环境运行Freertos程序进行图像处理，不加载输入数据到ddr

叶羽西·2025-05-08 09:16

计算机硬件系统 — 冯诺依曼体系结构运行原理解析

总线控制器单元运算器单元寄存器组超线程与多核架构三级高速缓存为什么需要缓存三级缓存结构CPU的指令集指令集的类型指令的格式指令的类型指令的寻址CPU的工作原理流水线执行周期Memory（内存储器）存储器类型RAM存储器DDR

范桂飓·2025-05-04 07:22

旧笔记本的升级维护

1.旧电脑配置电脑型号LenovoG400(2014年9月生产)原硬件配置CPU：[email protected]标准RAM：4G（记忆科技，DDR3，4GB，电压1.35V，DRAM由镁光制造，最大带宽

无垠的广袤·2025-05-02 06:58

cmcc rax3000me刷入ImmortalWrt24.10快照版本心路历程

写在开头：本人路由器型号是rax3000me，带usb口，内存ddr3版本。在本人购买rax3000me之前，完全没有刷路由器经验，相信你也可以的。

冲动的BUG·2025-05-01 05:15

FPGA车牌识别

一、1.图像采集采用ov5640摄像头使用I2C协议对其进行驱动从而实时捕获数据2.数据通过DDR3进行缓存，并使用fifo进行乒乓缓存3.采用XC7A100T开发板进行数字图像处理

超能力MAX·2025-04-29 23:22

晶振PCB设计核心要点与规范

远离高速信号线（如DDR、USB差分对），间距≥3倍线宽，避免串扰。对称走线：晶振两脚到芯片的走线等长等宽（长度偏差≤5mil），减少相位差。

美好的事情总会发生·2025-04-28 23:23

Xilinx FPGA HP/HR/HD BANK

UltraScaleFPGA有HPBank、HRBank和HDBankHP:HighPerformanceHR:HighRangeHD:HighDensityHPBank，应用于高性能也就是速度比较高的场景，比如DDR

S＆Z3463·2025-04-27 20:35

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