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Linux
DDR
【EMC】EMC整改方法
元件固有频率分析法是指对一些元件的固定频率及其倍频频率分析归类法,如晶振和
DDR
等元件的工作频率都是固定的。
郭老二
·
2024-01-17 10:11
硬件知识
EMC
Zynq7000系列 PSPL交互之
DDR
数据读取正确性问题
PSPL交互之
DDR
数据读取正确性问题文章目录PSPL交互之
DDR
数据读取正确性问题前言前言之前负责PSPL交互处理时遇到的cache和
DDR
数据内容不一致导致读取数据错误的问题,想起来了简单记录一下Zynq
La fille, Lynn!
·
2024-01-16 03:07
学习FreeRTOS
FreeRTOS
ddr
学习(1)——颗粒
16Gb:x8,x16AutomotiveDDR4SDRAM(micron.com)1.核心参数speedgrade:Mark为-062EtCK=0.625ns,CL=22(CASLatency):为CAS的延迟时间,这是纵向地址脉冲的反应时间,也是在一定频率下衡量支持不同规范的内存的重要标志之一。对应数据速率为1000/tCK*2=3200M2.内存容量16G颗粒由2084M*8组成,包括4个b
Lily4801
·
2024-01-14 10:44
学习
电脑DIY-主板参数
接口规格质保方式华硕TUFGAMINGB650M-PLUSWIFIDDR5重炮手主板华硕(ASUS)TUFGAMINGB760M-PLUS重炮手主板华硕(ASUS)TUFGAMINGZ790-PLUSWIFI支持
DDR
5
qq_26264237
·
2024-01-14 09:39
DIY主机
电脑主板
香蕉派 banan pi BPI-M2 Magic (BPi-M2M) 四核开源物联网开发板 全志 allwinner R16 A33方案
BPI-M2Magic基于四核ARMCortex-A7CPU和Mali400MP2GPU,Italsoincludesavarietyofperipherals,BPI-M2Magic板载512兆
DDR
3
Banana Pi开源硬件
·
2024-01-14 05:24
banana
PI
Banana
pi
开源硬件
raspberry
pi
香蕉派
树莓派
banana
pi
开源硬件
如何正确选择高速探头
最近看到一篇关于高速探头在
DDR
5测试中的应用文章,才发现探头的架构原来大有讲究,远远不是简单地带宽越高效果越好,而是需要根据测试对象进行合理地选择。
一只豌豆象
·
2024-01-13 20:57
信号完整性
测试与仿真
硬件工程
信号处理
高速探头
MIPI
DDR
iTOP-3A5000开发板28路PCIE、4路SATA、2路USB2.0、2路USB3.0、LAN、RS232、VGAHDMI等
桥片采用龙芯7A2000,支持PCIE3.0、USB3.0和SATA3.0.显示接口2路、HDMI和1路VGA,可直连显示器;另外内置一个网络PHY,片内集成了自研GPU,搭配32位
DDR
4显存接口,支持
mucheni
·
2024-01-13 02:19
3A5000
em3288 linux_4.19 第一次烧写无法进入内核的情况
1.情况一:/DDRVersion1.1120210818InSRXChannela:
DDR
3400MHzBusWidth=32Col=10Bank=8Row=15CS=1DieBus-Width=16Size
YY2065
·
2024-01-12 12:36
EM3288
LINUX_4.19
linux
运维
服务器
关于基于Lattice Crosslink-NX系列FPGA用于图像采集、桥接和处理的应用总结分享
PandaLatticeCrosslink-NX系列FPGA的定位仍然还是主要面向接口桥接类的应用,虽然它的逻辑已经到了39K的规模,但其处理能力仍然偏弱,特别是存在以下几个很大的短板:(1)对存储器的支持偏弱:可以支持
DDR
_Hello_Panda_
·
2024-01-12 09:47
Lattice随笔
fpga开发
Crosslink-NX
LIFCL-40
视频桥接
图像处理
EBAZ4205矿渣板zynq无法加载固件
在运行到
DDR
检测部分代码的时候返回了错误的返回值,说明是
DDR
故障导致的FSBL无法继续向下运行去初始化硬件配置、检测启动模式引脚和加载FL
bifudoph
·
2024-01-11 10:11
EBAZ4205
fpga开发
嵌入式硬件
光威龙武系列
DDR
5量大管饱
如果你是一位PC玩家或者创作者,日常工作娱乐中,确实少不了大容量高频内存的支持,这样可以获得更高的工作效率,光威龙武系列
DDR
5内存条无疑是理想之选。
科技思想
·
2024-01-09 21:36
数码科技
数码
电脑硬件
游戏
计算机外设
人工智能
【****君正T40XP规格参数****】
一、君正T40XP功能框图二、CPU:XBurst21.2GHz双核256KBL2CacheSIMD512指令集三、MCU:内置600MHzRISC-V协处理器四、Memory:两种
DDR
封装模式:SIP
Chat_zhanggong345
·
2024-01-09 18:08
图像处理
视觉检测
物联网
前端
嵌入式硬件
使用MIG IP 核实现
DDR
3读写测试学习
1、简介
DDR
3SDRAM(Double-Data-RateThreeSynchronousDynamicRandomAccessMemory)是DDRSDRAM的第三代产品,相较于
DDR
2,
DDR
3有更高的运行性能与更低的电压
QYH2023
·
2024-01-09 09:22
fpga开发
基于 ZYNQ 的双目视觉图像采集系统设计(四)
1、axi_hp0_wr.v模块代码解析该模块实现AXIHP总线写入数据到
DDR
3的操作。该模块的接口如下。
QYH2023
·
2024-01-09 09:21
fpga开发
【Verilog】基于Verilog的
DDR
控制器的简单实现(一)——初始化
在FPGA中,大规模数据的存储常常会用到
DDR
。
wjh776a68
·
2024-01-08 07:34
#
Xilinx入门
#
Verilog入门
fpga开发
Verilog
ddr
Xilinx
AMD
动手学习深度学习-跟李沐学AI-自学笔记(3)
一、深度学习硬件-CPU和GPU芯片:IntelorAMD内存:
DDR
4显卡:nVidia芯片可以和GPU与内存通信GPU不能和内存通信1.CPU能算出每一秒能运算的浮点运算数(大概0.15左右)1.1
一天的大太阳
·
2024-01-07 18:46
人工智能
学习
深度学习
【IC前端虚拟项目】MVU模块方案与背景熟悉
而mvu这个模块处理的指令就是move指令,指令的作用是在ram和
ddr
之间搬运数据。
尼德兰的喵
·
2024-01-07 11:45
第二个IC前端虚拟项目
芯片
IC
22 FlexSPI—读写外部 SPI NorFlash
文章目录22.1SPI协议简介22.1.1SPI物理层22.1.2协议22.1.3CPOL/CPHA及通讯模式22.1.4扩展SPI协议22.1.5SDR和
DDR
模式22.2RT1052的FlexSPI
万码无虫
·
2024-01-07 01:37
NXP
单片机
多通道PCIe DMA引擎IP
多通道PCIeDMA引擎IP在主机端PCIe驱动的控制和调度下,数据采集与回放IPCore可以同时完成对多个通道数据的采集以及回放驱动工作,既可采用行缓存机制(无需帧缓存,无需
DDR
),也可采用帧缓存机制
FPGA IP
·
2024-01-07 00:41
技术交流
pci-e
dma
linux
windows
azure
msi
基于Camera Link和PCIe DMA的多通道视频采集和显示系统
的多通道视频采集和显示系统在主机端PCIe驱动的控制和调度下,视频采集与显示系统可以同时完成对多个CameraLink接口视频采集以及CameraLink接口视频回放驱动工作,既可采用行缓存机制(无需帧缓存,无需
DDR
FPGA IP
·
2024-01-07 00:11
技术交流
荔枝派 Nano 全志 F1C100s 编译运行 Linux 笔记
如果希望自己烧固件,才需要后续步骤必须使用移植版的sunxi-tools工具,而非官方版必须使用移植版的U-Boot工具,而非官方版可以使用最新的主线Linux内核荔枝派Nano没有reset按钮,且使用的是片内
DDR
1DRAM
fungaren
·
2024-01-06 14:03
Linux
2021-11-04
_
ddr
_ss(地址)A.a;eB.e;iC.a;o()5.Fr_nch(法语)A.aB.eC.u二、根据句意及图片提示补全句子。(10分)1.Tomwants
芦荣新
·
2024-01-06 13:48
linux驱动-poll使用笔记
前言一个项目中使用了赛灵思的FPGA,需要fpga这边和arm这边进行数据通讯,通讯方式使用的是一段fpga和arm共享的
ddr
内存,把这块内存做了一个fifo,并通过中断出发,我在arm这边实现一个驱动来接收处理中断
zhangbin-eos
·
2024-01-06 11:20
linux
linux
笔记
原创:拆机联想Y330笔记本
昨天晚上跟朋友聊起了笔记本内存,什么
DDR
3代和
DDR
2代的区别,他们说3代比2代短,缺口不同,反正又没事,笨笨买回来还没拆过,就当是练练手,带着好奇心的驱使即将肢解俺可爱的笨笨首先是要去拆后台,拆开后如下图
wyhwlls
·
2024-01-05 18:40
联想
三星
qq
总结uboot的重要概念,不知道的看过来
1、PC机的启动过程PC上电后先执行BIOS程序(实际上PC的BIOS就是NorFlash),BIOS程序负责初始化
DDR
内存,负责初始化硬盘,然后从硬盘上将OS镜像读取到
DDR
中,然后跳转到
DDR
中去执行
天之大
·
2024-01-05 04:06
linux
提取有像素的掩码和原图
DDR
-dataset眼底图像处理fromPILimportImageimportcv2importosdefextract_mask_and_original(mask_path,original_path
是人间一只财
·
2024-01-04 21:50
python
其他
笔记
AXI DataMover
在不需要CPU干预的情况下,DMA可以进行数据的搬运,包括但不仅限于将数据从外部存储,比如
DDR
,搬运到内部寄存器,或者搬运到外部存储的另一个位置。这些都只需要CPU一句话的事:CP
yundanfengqing_nuc
·
2024-01-04 19:16
存储
axi_datamover_0
在不需要CPU干预的情况下,DMA可以进行数据的搬运,包括但不仅限于将数据从外部存储,比如
DDR
,搬运到内部寄存器,或者搬运到外部存储的另一个位置。
stone_zzuli
·
2024-01-04 19:46
ZYNQ
fpga开发
AXI DataMover ip 核 (一)
在不需要CPU干预的情况下,DMA可以进行数据的搬运,包括但不仅限于将数据从外部存储,比如
DDR
,搬运到内部寄存器,或者搬运到外部存储的另一个位置。这些都只需要CPU一句话的事:CP
weiweiliulu
·
2024-01-04 19:46
FPGA
存储
xilinx
【Xilinx DMA】Xilinx FPGA DMA介绍
如果从PS端的内存
DDR
3到I/O、
DDR
3、OCM,少量的数据传输就用PS端的DMA;而对于大量数据的搬运,内存
DDR
3到PL的软核AXIDMA,并且用HP接口以达到高速传输的效果,但是其缺
Linest-5
·
2024-01-04 19:44
FPGA
fpga开发
硬件工程
嵌入式硬件
硬件架构
嵌入式C语言的固定地址操作
语言的固定地址操作嵌入式C语言的固定地址操作一.嵌入式固定地址操作背景二.嵌入式固定地址操作方式1)跳转到程序固定地址2)读写固定地址一.嵌入式固定地址操作背景在进行嵌入式开发的时候,由于需要和底层的存储设备比如
DDR
进击的横打
·
2024-01-03 15:40
C语言
c语言
相机解析驱动小记
配置输出尺寸;传输模式:
DDR
?SDR?;传输格式:raw8/10/12?rgb?DvporLvds?
NoNoUnknow
·
2024-01-02 08:46
读书笔记
小项目
准备工作事宜
图像处理
半导体存储器分类(笔记)
半导体存储器的分类大致如下:在嵌入式领域中常见的存储器有:eMMC、FLASH和
DDR
。
鹅的余额
·
2024-01-02 03:44
笔记
Verilog设计倒计时秒表
目录一.设计要求二.模块总和三.模块设计1.顶层模块2.分频模块3.计数模块4.倒计时模块5.数码显示模块6.管脚约束代码四.引脚分配五.演示视频一、设计要求①.用基于NEXY4
DDR
开发板自带的时钟驱动电路
夏澄啊
·
2024-01-01 02:37
fpga开发
Verilog跑马灯 nexy4
ddr
基于小梅哥b站FPGA视频要求:八个Led灯每隔0.05s循环闪烁verilog设计:moduleled_run(inputclk,//时钟100MHZ1/100000000=10nsinputrst_n,outputreg[7:0]led//每灯间隔50ms闪烁50000000ns);reg[26:0]cnt;//计数到500000050000000/10=5000000always@(pose
夏澄啊
·
2024-01-01 02:07
fpga开发
Verilog设计数字时钟
顶层模块2.秒分频模块3.秒计数模块4.分钟分频模块5.分钟计数模块6.小时分频模块7.小时计数模块8.数据分配数码管模块9.数码管显示模块10.管脚约束代码四、引脚分配一、设计要求1.利用NEXYS4
DDR
夏澄啊
·
2024-01-01 02:07
项目设计
fpga开发
学习
经验分享
开发语言
Verilog设计交通信号灯
目录一、设计要求二、模块总和三、模块设计1.顶层模块2.分频模块3.计数模块4.状态机模块5.倒计时模块6.数码显示模块7.约束代码四、引脚分配五、板上测试总结一、设计要求1.利用NEXYS4
DDR
开发板设计一款交通灯控制系统
夏澄啊
·
2024-01-01 02:32
项目设计
开发语言
fpga开发
学习
课程设计
经验分享
内存频率与带宽
blog.chinaunix.net/uid-14214482-id-3220464.html内存带宽计算公式:带宽=内存核心频率×倍增系数×(内存总线位数/8)(通用的计算公式:带宽=频率*位宽/8)内存从SDRAM发展至今
DDR
4
Kelvin_Ngan
·
2023-12-31 23:27
电脑应用
一文看懂Linux内核页缓存(Page Cache)
由于读写硬盘的速度比读写内存要慢很多(
DDR
4内存读写速度什么是页缓存为了提升对文件的读写效率,Linux内核会以页大小(4KB)为单位,将文件划分为多数据块。
简说Linux内核
·
2023-12-31 21:41
linux
缓存
网络
【xdma】 pcie.bar设置
优质开源项目–PCIE通信xdma两者保持一致FPGA开源项目–PCIEI/O控制卡xdmaPCIe的XDMA应用读写部分分为两种,一种是数据的读写,另一种是配置数据的读写,在数据读写部分,DMA通过MIG控制
DDR
黄埔数据分析
·
2023-12-31 20:08
fpga开发
DDR
3通信协议介绍篇
一.
DDR
3简介
DDR
核心技术点就在于:(1)双沿传输。
我来挖坑啦
·
2023-12-30 06:25
网络
单片机
嵌入式硬件
信息与通信
fpga开发
【原创分享】
DDR
拓扑结构的详细解析
在进行多片
DDR
设计的时候,通常
DDR
会存在拓扑结构,下面我们将详细介绍一下各种拓扑结构的区别以以及应用场景。
凡亿教育
·
2023-12-29 18:52
凡亿企业培训
硬件
社交电子
DDR
终端匹配电阻的长度多少合适?
上次我们对不加端接电阻和加端接电阻之后的仿真结果做了分析之后我们得出在
DDR
采用菊花链拓扑结构的时候是需要加端接电阻的,这次我们看看
DDR
末端的端接电阻距离最后一片
DDR
远一点效果好一些还是近一点效果好一些
凡亿教育
·
2023-12-29 18:52
凡亿企业培训
硬件
社交电子
【PXIE301-208】基于PXIE总线架构的Serial RapidIO总线通讯协议仿真卡
板卡支持4路SFP+光纤接口,支持一个PCIex8主机接口,板载1组独立的64位
DDR
3SDRAM大容量缓存用来进行PCIEDMA数据缓存。该板卡的4路光纤通道可支持Seri
北京青翼科技
·
2023-12-29 13:36
fpga开发
Linux学习笔记-芯片性能检测
文章目录概述Dhrystone(单核性能测试工具)简介:源码下载:源码编译:使用及输出结果coremark(多核性能测试工具)简介:源码下载:源码编译:使用及输出结果:stream(
DDR
内存带宽测试工具
逆风奔跑的攻城狮
·
2023-12-28 05:42
linux学习笔记
linux
瑞数反勒索
DDR
,荣获嘶吼2023网络安全行业优秀安全产品!
随着科技的迅速发展和网络的普及应用,网络安全威胁也日益繁多和复杂。根据嘶吼安全产业研究院对网络安全行业最新洞察发现:数据泄露仍为我国网络安全重点关注对象;安全漏洞数量走势明显升高。除此之外,在网络世界中,还存在着更多潜在的风险和威胁,对个人、组织和整个社会都构成不同程度的危害。比如:恶意软件、网络攻击、身份窃取、社交工程、0day漏洞、IoT威胁等。面对如此之多的网络安全问题,国内相关政策导向逐渐
科技云报道
·
2023-12-27 00:49
安全
web安全
网络
bat 脚本及shell 脚本获取命令输出的字符串
/vollistrc_
ddr
_mv1)echo$SFN_NAMEwindowsfor/f"delims="%%iin('./vollistrc_
ddr
_mv1')dosetMV_MVOL=%%i
黑寡妇666
·
2023-12-26 12:07
黑苹果Hackintosh-ROG-B360i-8100
电脑配置主板:AsusRogStrixB360iGAMINGCPU:IntelCorei3-8100内存:瑞势
DDR
424004GBx2硬盘:东芝SSD128GM.2显卡:无主板BIOS设置CFGLock
小写m
·
2023-12-26 09:34
AXI总线核心解读---基于官方文档
AXI总线何处使用AXIZYNQ异构芯片,内部总线使用的AXI总线纯FPGA的IP接口也要用高速接口,
DDR
(AXI、传统)等模块都有涉及到什么是AXI总线AXI的三种形式:AXI-FULL:高性能的存储器映射需求
Per_HR7
·
2023-12-25 23:48
fpga开发
DDR
加终端匹配电阻和不加信号质量的区别
DDR
采用菊花链拓扑结构时,由于信号传输线较长通常需要在
DDR
末端加上终端匹配电阻,端接的方式有很多,但是都是为了解决信号的反射问题,通常为了消除信号的反射可以在信号的源端或者终端进行解决,在源端处消除反射是采用电阻串联的方式
凡亿教育
·
2023-12-25 20:08
凡亿企业培训
硬件
社交电子
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