14.2 - VDMA彩条显示实验之动态时钟
文章目录
- 1 实验任务
- 2 系统框图
- 3 硬件设计
- 4 软件设计
-
- 4.1 dynclk_api.h文件
- 4.2 math_compat.h文件
- 4.3 dynclk_api.c文件
- 4.4 main.c文件
1 实验任务
参见14.1。
2 系统框图
参见14.1。
3 硬件设计
注意事项：基于14.1做如下改动
- 使能Clocking Wizard IP核的Dynamic Reconfig功能，并选择AXI4-Lite接口；
- 将Clocking Wizard IP核的AXI4-Lite接口通过AXI Interconnect连接到PS的M_AXI_GP接口。
特别说明：为什么不使用Digilent公司提供的axi_dynclk IP核（正点原子教程使用该IP），原因如下
- axi_dynclk IP核输出两个时钟，PXL_CLK_O和PXL_CLK_5X_O；
- PXL_CLK_5X_O由BUFIO驱动，PXL_CLK_O由BUFR驱动（5倍分频）；
- PXL_CLK_O在本实验的Vivado工程中布线无法通过，提示路径太远，原因应该是BUFR是区域时钟缓冲器，能够驱动的资源有限，导致布线失败；
- 正点原子的教程使用axi_dynclk IP核编译可以通过，猜测原因可能是整个工程只使用一个时钟，即PS提供的FCLK_CLK0；
- 本实验的Vivado工程中使用三个时钟
- PS输出的FCLK_CLK0（50MHz），用于连接AXI4-Lite接口；
- PS输出的FCLK_CLK1（150MHz），用于连接AXI4接口；
- 板载时钟（50MHz）经Clocking Wizard IP核输出的视频像素时钟（148.5MHz）
- 尝试在IP Packager中对axi_dynclk IP核进行修改，使其只输出一个时钟，且该时钟由BUFG驱动，但是修改完成之后，在对IP进行重新封装时，Vivado工具总是闪退，多次尝试并重启电脑，依旧如此，故放弃。
4 软件设计
动态时钟的软件配置部分代码，我是让deepseek帮我生成的，我负责提需求，包括：
- pg065中关于通过AXI4-Lite接口动态配置时钟的步骤；
- 输出频率Fout的计算公式
- 计算公式中各个参数的取值范围，包括
- Fvco = 600MHz~1200MHz（和器件型号及等级有关）
- CLKFBOUT_MULT_F = 2.0 ~ 64.0（MMCM，小数部分以0.125步进）/1~64（PLL）
- DIVCLK_DIVIDE = 1 ~ 106（MMCM）/1~56（PLL）
- CLKOUT0_DIVIDE = 1.000 ~ 128.000（MMCM，小数部分以0.125步进）/1~128（PLL）
- 关键寄存器的说明，包括
- Software Reset Register (SRR)，偏移地址0x00
- Status Register (SR)，偏移地址0x04
- Clock Configuration Register 0，偏移地址0x200
- Clock Configuration Register 2，偏移地址0x208
- Clock Configuration Register 23，偏移地址0x25C
代码生成后，让deepseek形成xxx_api.c文件和xxx_api.h文件，使用很方便，只需提供输入时钟频率和期望的输出时钟频率（不能输出类似33.333MHz的时钟），效果非常好。
4.1 dynclk_api.h文件
代码如下所示：
#ifndef XCLK_WIZ_API_H
#define XCLK_WIZ_API_H
#include "xparameters.h"
#include "xclk_wiz_hw.h"
#include "math_compat.h"
// 寄存器基地址
#define XCLKWIZ_BASEADDR XPAR_CLK_WIZ_0_BASEADDR
// VCO频率范围(MHz)
#define MIN_VCO_FREQ 600.0
#define MAX_VCO_FREQ 1200.0
// 参数范围
#define MIN_CLKFBOUT_MULT 2
#define MAX_CLKFBOUT_MULT 64
#define MIN_DIVCLK_DIVIDE 1
#define MAX_DIVCLK_DIVIDE 106
#define MIN_CLKOUT0_DIVIDE 1
#define MAX_CLKOUT0_DIVIDE 128
// 小数部分步进
#define FRAC_STEP 0.125
#define FRAC_SCALE 1000
// 寄存器偏移量 (根据文档修正)
#define XCLKWIZ_SOFT_RESET_OFFSET 0x0 // Soft Reset Register
#define XCLKWIZ_STATUS_OFFSET 0x4 // Status Register
#define XCLKWIZ_CLK_CONFIG_00_OFFSET 0x200 // Clock Configuation Register 00
#define XCLKWIZ_CLK_CONFIG_02_OFFSET 0x208 // Clock Configuation Register 02
#define XCLKWIZ_CLK_CONFIG_23_OFFSET 0x25C // Clock Configuation Register 23
// 寄存器值定义
/*
* To activate software reset, the value 0x0000_000A must be written to the register.
*/
#define XCLKWIZ_RESET_VALUE 0xA
/*
* When '1' MMCM/PLL is Locked and ready for the reconfiguration. Status of this bit is '0' during the reconfiguration.
*/
#define XCLKWIZ_STATUS_LOCKED_MASK 0x1
// 错误代码
#define XCLK_WIZ_SUCCESS 0
#define XCLK_WIZ_ERROR_INVALID_PARAM -1
#define XCLK_WIZ_ERROR_RESET_FAILED -2
#define XCLK_WIZ_ERROR_LOCK_FAILED -3
// 100ms计数值定义
#define COUNT_NUM_100MS (XPAR_CPU_CORTEXA9_0_CPU_CLK_FREQ_HZ / 10)
/*
*
* @brief 配置时钟向导IP
* @param input_freq 输入时钟频率(MHz)
* @param output_freq 期望的输出时钟频率(MHz)
* @return 成功返回XCLK_WIZ_SUCCESS，失败返回错误代码
*
*/
int clk_wiz_configure(double input_freq, double output_freq);
/*
*
* @brief 复位时钟向导IP
* @return 成功返回XCLK_WIZ_SUCCESS，失败返回错误代码
*
*/
int clk_wiz_reset(void);
/*
*
* @brief 检查时钟向导是否锁定
* @return 锁定返回1，未锁定返回0
*
*/
int clk_wiz_is_locked(void);
#endif // XCLK_WIZ_API_H
4.2 math_compat.h文件
代码如下所示
#ifndef MATH_COMPAT_H
#define MATH_COMPAT_H
/*****************************************************************************/
// 替代ceil函数实现
static inline double ceil(double x) {
if (x >= 0.0) {
int int_part = (int)x;
return (x == (double)int_part) ? x : (double)(int_part + 1);
}
else {
int int_part = (int)x;
return (double)int_part;
}
}
/*****************************************************************************/
// 替代floor函数实现
static inline double floor(double x) {
if (x >= 0.0) {
return (double)((int)x);
}
else {
int int_part = (int)x;
return (x == (double)int_part) ? x : (double)(int_part - 1);
}
}
/*****************************************************************************/
// 替代fmax函数实现
static inline double fmax(double x, double y) {
return (x > y) ? x : y;
}
/*****************************************************************************/
// 替代fmin函数实现
static inline double fmin(double x, double y) {
return (x < y) ? x : y;
}
/*****************************************************************************/
// 替代fabs函数实现(虽然math.h中有声明，但可能缺少实现)
static inline double fabs(double x) {
return (x < 0.0) ? -x : x;
}
/*****************************************************************************/
#endif // MATH_COMPAT_H
4.3 dynclk_api.c文件
代码如下所示：
/*****************************************************************************/
#include "dynclk_api.h"
#include 4.4 main.c文件
在14.1提供的main函数基础上，修改while循环部分，代码如下所示：
while (1) {
//
sleep(20);
result = clk_wiz_configure(50, 123.75);
switch(result) {
case XCLK_WIZ_SUCCESS:
printf("PLL Configuration Completed.\n\n");
break;
case XCLK_WIZ_ERROR_INVALID_PARAM:
printf("Error: Invalid Parameters Provided.\n\n");
break;
case XCLK_WIZ_ERROR_RESET_FAILED:
printf("Error: PLL Reset Failed.\n\n");
break;
case XCLK_WIZ_ERROR_LOCK_FAILED:
printf("Error: PLL Lock Failed.\n\n");
break;
default:
printf("Error: Unknown Error Occurred.\n\n");
}
//
sleep(20);
result = clk_wiz_configure(50, 148.5);
switch(result) {
case XCLK_WIZ_SUCCESS:
printf("PLL Configuration Completed.\n\n");
break;
case XCLK_WIZ_ERROR_INVALID_PARAM:
printf("Error: Invalid Parameters Provided.\n\n");
break;
case XCLK_WIZ_ERROR_RESET_FAILED:
printf("Error: PLL Reset Failed.\n\n");
break;
case XCLK_WIZ_ERROR_LOCK_FAILED:
printf("Error: PLL Lock Failed.\n\n");
break;
default:
printf("Error: Unknown Error Occurred.\n\n");
}
}
实测效果：每隔20s，重配置一次时钟频率，输出视频在1080p@50Hz和1080p@60Hz之间切换。