第三章 3.1 精通HDL语言：Verilog，VHDL -序

我自己都迫不及待的写这些内容了。这一章对于开发硬件来讲，是必不可少的。何况我们要开发一个CPU呢~~时常看有人发布什么Verilog之代码神马的，感觉很牛。其实你也能学得会。手动起来，跟着走。

之前的章节里，我们学会了动手设计各种线图，抽象级别从高到低分别是功能块级别，逻辑门级别，MOS管级别，布线和VLSI的设计放在以后讲。那么大家在做有限状态机（FSM）的练习时，发现不用说画线路图了，就是门级别的图都很费劲，不难但是容易出错。那么稍微复杂一点的状态机，轻则动辄上百个CMOS，更不用说电脑神马的了（想想CPU集成几亿的MOS。。。）。所以人们就设计出CAD工具（就是利用用电脑帮着做设计的软件）来让电脑自动实现逻辑电路的设计并且加以优化。当然，电脑还的听人告诉它怎么做，所以大家就齐心协力设计出来硬件描述语言（HDL--hardware description language ）。现在通用的有VHDL和Verilog。当然大家先掌握一种就可以了，另一种自然就无师自通了。本系列里采用Verilog，因为它特别简洁，并且是IEEE标准之一。而VHDL是美国防御机构（估计是国防）开发的，咱们用起来可能感觉很不适应，尤其是有编程经验的人。

让我们先动手接触一下吧。下载Xilinx ISE模拟器和Synplify Pro from Synplicity去。我用的都是老版本。Synplify Pro from Synplicity有图像合成功能，就是用Xilinx ISE编写完的代码，放进去会给出相应的逻辑门图。给出Xilinx ISE下载地址：http://app.hustonline.net/major/detail/1 。

大家先下一下，文件比较大，我也试着用一下新版~上了一天的课，休息一下顺便游会泳去，晚上回来继续更新