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#Verilog
如何将自己写的
verilog
模块封装成IP核(一)
平台与材料一个写好的工程，综合通过，不用布局布线，ISE或Vivado皆可。如果是ISE，需要在properties里取消选中iobuf。这样就只能被当做内部模块调用了。Vivado步骤打开Vivado，创建一个工程Tools->CreateorpackageIP里面有三个选项，分别是打包本工程，打包本工程的一个Design，打包一个目录下的工程。一般会选第三个。在该目录下，应该有一个Vivado
长弓的坚持
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2020-07-06 07:05
FPGA开发
如何将自己写的
verilog
模块封装成IP核(二)
=======================第一篇=======================如何将自己写的
verilog
模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了
长弓的坚持
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2020-07-06 07:34
FPGA开发
Verilog
实现产生任意占空比的PWM波
文章目录实现思路源程序端口说明源程序实际应用历史精选实现思路实现方法很简单，使用一个计数器一直计数，然后和两个值进行比较，一个值是高电平时间h_time，一个值是周期period，在小于h_time期间，输出高电平；大于h_time期间，输出低电平，到达周期period时，计数器清零。源程序端口说明clk：时钟信号nreset：复位信号，低电平复位，输出为0en：使能信号，高电平使能输出，低电平输
whik1194
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2020-07-06 07:28
FPGA
软件编程
基于
verilog
的数字万年历时钟设计
本设计采用
verilog
，芯片为50MHZ的EP4CE10F17C8N，实现核心控制。2.显示时利用小数点将所显示内容分开。
我是大马猴
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2020-07-06 06:54
verilog
万年历
数字时钟
闹钟
verilog
编写的自动售货机，使用状态机实现。
基于
verilog
的自动售货机，平台为：quartues，仿真：altera-modelsim。项目要求利用FPGA实现自动售货机的核心控制部分。说明如下：1.核心控制部分的时钟输入为50MHz。
我是大马猴
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2020-07-06 06:54
verilog
售货机
Verilog
HDL(4）行为级建模
前言：在当今数字电路中同步时序电路为主。如果采用数据流模式+assign来描述电路中，赋值左边类型一定是wire类型，而在过程语句中无论描述组合电路还是时序电路，initial和always赋值语句左边信号一定定义为reg类型。总的来说，reg用于时序电路，wire用于组合电路，但initial和always在描述组合电路时也要用reg类型。3.2.2语句块begin-end:串行语句，在语句块内
王天羽同学
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2020-07-06 06:03
verilog
Verilog
（2）运算符和表达式
ps:在
verilog
中优先级不太明显，因为我们过多的关注的是in或outreg[3:0]A,B,C;reg[5:0]D;A=B+C;//输出4位，因为A定义为是4位宽D=B+C;//输出6位，D
王天羽同学
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2020-07-06 06:03
Verilog
HDL(5) 行为级建模2
3.2.5条件分支语句前言：在
verilog
hdl中条件分支语句分为两种：if条件语句和case条件分支语句。二这两个语句也是唯一可以广泛使用的语句。
王天羽同学
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2020-07-06 06:03
Verilog
HDL（3）程序设计语句和描述方式
在
verilog
中只有三种设计语句1.数据流建模，2.行为级进模，3.结构性建模3.1数据流建模3.1.1连续赋值语句—连续赋值的目标类型主要是标量线网和向量线网两种（1）标量线网，如：wirea,b;
王天羽同学
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2020-07-06 06:32
verilog
Verilog
HDL（1）语言要素
Verilog
HDL（1）语言要素2.1、空白符空白符包括空格符（\b）,制表符（\t）,换行符，换页符。编译和综合时空白符可省略2.12、注释符：“//”,"/*.....*/"。
王天羽同学
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2020-07-06 06:32
FPGA开发之
Verilog
语言介绍
Verilog
语法基础
Verilog
HDL定义相关术语基本模型结构端口数据类型行为建模
Verilog
HDL函数和任务
Verilog
HDL定义并不是软件编程语言；是一种硬件描述语言，可综合和可仿真的代码，
A惆怅东栏
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2020-07-06 05:00
概念
verilog
fpga
电子秒表实现00分00.00秒到59分59.99秒的计时（vivado,
verilog
语言）(上)
本实验项目为数电实验期末验收课题，需要结合前几次数电实验内容自行实现电子秒表。因为在做的过程中比较容易实现，因此我就简要地向大家描述一下我的思路过程或者说是实现内容。前几次的数电实验内容也在本博客中有所展现，希望大家能够从我的博客中对电子秒表实现有一个了解吧。大佬请略过！一、实现内容：（1）计时范围：00.00.00到59.59.99（2）能够完成复位、启动、暂停功能（6）用6位七段数码管显示读数
初升的太阳LX
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2020-07-06 05:19
学校学习实践
《EDA技术与
Verilog
HDL设计》第4、5 章读书笔记与总结
前言：
Verilog
HDL是一门硬件设计语言。硬件描述语言（HDL）是一种用形式化方法描述数字电路和设计数字逻辑系统的语言。
蛋卷Z
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2020-07-06 05:28
Verilog
三种变量类型
1.nets型变量输出始终随输入变化的变量重点关注wire型的使用常用于和assign语句使用表示组合逻辑模块中的输入/输出信号类型都为wire型定义方法：wireparam;//同时定义m个wire类型变量wire[n:1]name1,name2,...,name_m;//每条总线位宽为nwire[n-1:0]name1,name2,...,name_m;2.register型变量对应具有状态保
CC_且听风吟
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2020-07-06 05:56
Verilog
HDL与FPGA
双口ram读写
1023存入ram并读出,a端口写入数据，b端口读出数据，两个端口的时钟频率设置相同，仿真时以50m写入12.5m读取单端口时读和写不能同时进行，双端口ram多了一个读地址，可以同时读写设计架构代码设计
verilog
xxgyh
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2020-07-06 04:19
fpga实战小项目
verilog
03-
Verilog
学习-C_always模块构成简易ALU运算器
always模块构成简易ALU运算器此模块属于组合逻辑电路，其输入、输出信号如下：inputopcode,//操作码inputa,//操作数inputb,outputout//数值输出并且利用case语句，结合parameter定义，构建简易ALU运算器如下：moduleC_Alu(input[1:0]opcode,//操作码input[3:0]a,//操作数input[3:0]b,outputr
或许改变
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2020-07-06 04:09
Verilog项目实践
CRC校验算法的
Verilog
实现
一、文章简述CRC算法在通讯和数据传输领域中有着广泛的应用，关于CRC的原理本文档不做阐述，本文档将将重点放在
Verilog
CRC代码生成工具的使用和如何修改代码使其满足我们的要求两个方面来CRC算法
Verilog
Pushment
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2020-07-06 04:40
算法
串行接口（UART）------
verilog
实现串口接收模块
一、串口基本概念串行接口（Serialport），主要用于串行式逐位数据传输。常见的有一般计算机应用的RS-232（使用25针或9针连接器）和工业计算机应用的半双工RS-485与全双工RS-422。----------维基百科按照电气标准划分，串口可以分为RS-232-C、RS-422、RS-485。RS-232-C:也称标准接口，是目前最常用的一种串行通讯接口。台式计算机一般有两个串行口：COM
vegetable_birds123
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2020-07-06 04:21
串行接口（UART）------
verilog
实现串口发送模块
前面一篇博客实现已经分析并实现串行接口的接收模块。其中，串口的波特率对串口来说是一个比较重要的概念，因为其决定了接收或者发送一位数据所用的时间。由于FPGA所用的时钟通常远比串口的波特率快，所以在使用FPGA的时钟发送或者接收数据时，都需要一个串口波特率定时模块来产生定时脉冲，以此确保每位数据只被接收或者发送一次。串口发送过程如图1所示，由图可知，其基本原理跟串口的接收时序一致，唯一区别就是串口发
vegetable_birds123
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2020-07-06 04:21
三段式状态机理解浅析
三段式状态机具有以下优点：（1）三段式状态机可以清晰完整的显示出状态机的结构，（2）可以清晰的将状态图转化为
verilog
代码，（3）代码清晰，降低编写维护复杂度，这里仅讨论三段式状态机。
vegetable_birds123
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2020-07-06 04:21
【
Verilog
HDL学习之路】第二章
Verilog
HDL的设计方法学——层次建模
2
Verilog
HDL的设计方法学——层次建模重要的思想：在语文教学中，应该先掌握核心方法论，再用正确的方法论去做题目，这样能够逐渐加深对于方法论的理解，做题的速度和准确率也会越来越高。
姜海天-夜路独行者
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2020-07-06 04:32
Verilog
HDL
【
Verilog
HDL】门级描述 / 数据流描述 / 行为级描述——通过四选一多路选择器，实现对于不同层级描述方式的整体性认知
目录0前言1输出端口的设计1.1门级描述和数据流描述1.2行为级描述2三种描述方式的整体架构2.1门级描述2.2数据流描述2.3行为级描述2.4补充：独立的语句2.5小结3理解三种描述方式的本质3.1门级描述3.2数据流描述3.3行为级描述4理解不同抽象层级描述方式与功能设计之间的联系4.1需求分析&行为级描述4.2求逻辑表达式&数据流描述4.3画逻辑电路图&门级描述4.4小结5激励块的特殊设置6
姜海天-夜路独行者
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2020-07-06 04:32
Verilog
HDL
基于
verilog
的正弦波发生器
基于
verilog
的正弦波发生器这是我在CSDN里的第一篇文章，先做个小广告。。
科研的小萌娃
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2020-07-06 04:57
FPGA矩阵键盘的驱动设计与验证
请关注微信公众号“FPGA科技室“本文讲解利用***
verilog
实现矩阵键盘的驱动设计***，在此之前，想必学过单片机的小伙伴应该很熟悉矩阵键盘，单片机用c语言实现了矩阵键盘驱动的设计(行扫描)…本文是基于
科研的小萌娃
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2020-07-06 04:57
fpga
基于
verilog
的BCD计数器设计与验证
请关注微信公众号“FPGA科技室”获取更多内容本文学习且掌握BCD码的原理，这次来设计一个多位的8421码计数器再验证功能。先来了解一下啥是BCD码，BCD码又被叫做二进制十进数，二-十进制代码是一种十进制数字编码，用4位二进制数来表示十进制数中的0~9.BCD编码又可以分成有权码和无权码两种，其中，有权码有：8421码，5421码还有2421码等；无权码有：余3码，格雷码，余3循环码等。BCD码
科研的小萌娃
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2020-07-06 04:26
fpga
verilog
代码编写工具
1.
Verilog
代码格式化工具（见附件）http://www.pudn.com/downloads437/sourcecode/embedded/detail1846481.html2.Sublime
weixin_42626686
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2020-07-06 04:27
fpga
verilog
语言中'=='与'==='的区别
逻辑相等‘’、逻辑全等‘=’（1）、逻辑相等：两个操作数逐位比较，如果两个进行比较的位是不定态‘x’或者高阻态’z’，则输出x$displayb(4’b0011==4’b1010);//0$displayb(4’b0011!=4’b1x10);//1$displayb(4’b1010==4’b1x10);//x$displayb(4’b1x10==4’b1x10);//x$displayb(4’b
领悟£lifetruth...
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2020-07-06 04:15
Verilog
HDL语言基础
基本模型结构modulemodule_name(port_list);(端口声明)(数据类型声明)(电路功能)(时序规范)endmodule注意：关键字为小写分号是声明结束符单行注释：//多行注释：/**/时序规范用于仿真端口类型input——输入端口output——输出端口inout——双向端口数据类型1.Net数据类型——表示进程之间的物理互联类型定义wire表示一个节点或者连接tri表示一个
zwh搁浅
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2020-07-06 04:10
FPGA
FPGA学习总结
http://www.dzsc.com/data/2015-3-16/108011.html这个文章总结的FPGA开发流程非常好当我们完成
verilog
代码后，还是有大量的工作需要做的。
一只藤井树
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2020-07-06 04:00
verilog
-"10101"状态机序列检测器的设计
首先，画出状态转移图代码：modulexulie10101#(parameterS0=3'b000,//状态定义parameterS1=3'b001,parameterS2=3'b010,parameterS3=3'b011,parameterS4=3'b100)(inputin,inputclk,inputreset,outputout);inputclk,reset,in;//输入输出outp
_三三_
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2020-07-06 03:31
verilog
基于FPGA和
Verilog
语言的LCD1602的时钟显示和汉字显示
本例程是基于FPGA和
Verilog
语言的LCD1602的时钟显示和汉字显示，需要用到取模软件，个人用的是8x8LED点阵字库。1.会使用8x8LED点阵字库。
weixin_42168194
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2020-07-06 03:58
Vivado18.3-Vivado Simulator仿真 学习笔记
Vivado还支持与诸如ModelSim、
Verilog
CompilerSimulator(VCS)、QuestaAdvancedS
Daniel_Banana
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2020-07-06 03:52
FPGA
Vivado
ZYNQ
大话
Verilog
-
Verilog
入门（四）
转至我的公众号：https://mp.weixin.qq.com/s/-cnZgo97GqxH8Vxme_Gckg笔者：E林上一篇我们介绍了
Verilog
模块先生是由描述端口部分和描述逻辑部分组成的。
EE林
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2020-07-06 03:04
FPGA/ARM
大话
Verilog
-
Verilog
入门（三）
转至我的公众号：https://mp.weixin.qq.com/s/sVAe29CxV_NJ1N3dIULc-A上一篇聊了一些基础的门电路。也为今天介绍一位重磅的帅气先生给大家认识，算是做了一丢丢的准备了。模块（block）先生最近一直项目缠身，有时候，打开网页来写点什么呢，突然又被其他事情给打断了。今日脑袋瓜突然冒出了模块先生的大概模样，想了想，又打开了网页，跟大家聊聊模块先生的那些事儿。模块
EE林
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2020-07-06 03:04
FPGA/ARM
模块
FPGA
Verilog
测试平台
大话
Verilog
-
Verilog
入门（二）
文章转至我的公众号：https://mp.weixin.qq.com/s/8RDze85pKlU8V75TriNlLQ笔者Elin
Verilog
与原图之间的联系很多人学习
Verilog
后，说
Verilog
EE林
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2020-07-06 03:04
FPGA/ARM
FPGA笔记1
前言为了更好地给老板打工，自学
Verilog
语言的同时也在学习数字电路基础，学了一段时间了，也没有好好地整理一下笔记，在这里总结一下，当个人记录。
凯瑟斌王子LS
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2020-07-06 03:00
笔记
verilog
中case使用及资源消耗
背景描述：将一个独热码转换成二进制。分析：由于当前使用的zynq是6输入的lut，设计一个较简单的12bit独热码转换为4bit的二进制。根据如下代码可以知道每一个bit都可以用一个lut解决问题。第一版的代码：assignbinary_data=binary;always@(posedgeclk)begincase(onehot_data)VAL_0:binary<=4'b0000;VAL_1:
Rddd
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2020-07-06 03:58
FPGA
Verilog
小练习- 看时序写代码（01--02）
写在前面整理一些简单的根据时序图编写
Verilog
代码的实例，帮助新手学习，老手巩固。每次更新两题，根据难度会挑选一些进行讲解。
Vuko-wxh
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2020-07-06 03:56
#
Verilog知识专题
verilog
数据流建模
建模方式在这里插入图片描述时延大，毛刺更容易别滤掉。行为级建模赋值语句和条件表达语句initial（用在仿真与测试）初始化在工程上风险比较大，常用复位的功能来做always@（posedgea）@（aorb）在信号之后任何一个改变都可以@（a,b）fork-join主要用在测试与仿真串行时相对延迟，并行是从零时刻开始的绝对延时。阻塞与非阻塞要放在beginend中，与前面的语句并行做。输出方程，输
weixin_41287916
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2020-07-06 03:37
verilog
Verilog
RTL 代码设计新手上路
1.做一个4选1的mux，并且进行波形仿真和2选1的mux对比，观察资源消耗的变化：实验分析：4选1的mux实际上就是在2选1的mux上进行拓展，选用2位的控制信号控制4位输入信号的选择输出实验代码设计如下：RTL视图如下：波形仿真结果如下：资源消耗变化如下：4选1的mux2选1的mux2.编写一个4X4路交叉开关的RTL，然后编译，看RTLView比较2x2与4x4之间消耗资源的区别。通过对比资
CHu_anZi
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2020-07-06 02:37
FPGA;Verilog
FPGA作业2：利用veilog设计4-16译码器
，工程名字为“4to16”，然后next-next，选择cyclone旗下的EP1C2Q24C8芯片，点击next,在simulation一栏，工具名选用“ModelSim-Altera”,类型选择“
Verilog
-HDL
CheuGen54
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2020-07-06 02:49
FPGA
使用X-HDL对VHDL/
Verilog
相互转换的简单教程
5.可以选择VHDL转
Verilog
或
Verilog
转VHDL
酒德麻鹅
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2020-07-06 02:01
VHDL
Verilog
HDL语言实现ROM、RAM+有限状态机
利用MegaWizard实现创建RAM和ROM。（1）建立1个32单元8bit的RAM，并将0-31填入该RAM；（2）建立1个32单元8bit的ROM，建立.mif文件填入数据，并读出来显示。(1)、RAM功能代码:moduleshiyan41(clk,wren,reset,q);inputclk;inputwren;inputreset;output[7:0]q;reg[4:0]address
JZ_54
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2020-07-06 02:06
文档
Verilog
HDL语言设计实现过程赋值+译码器
完成课本例题6.11、6.12，进行综合和仿真（功能仿真），查看综合和仿真结果，整理入实验报告。6.11moduleshiyan21(in,clk,out1,out2);inputclk,in;outputout1,out2;regout1,out2;always@(posedgeclk)beginout1<=in;out2<=out1;endendmodule`timescale1ns/1nsm
JZ_54
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2020-07-06 02:06
文档
数字锁相环的FPGA实现(一)
数字锁相环的FPGA实现(一)电赛著开篇之前,感谢杜勇老师,和他所著的《数字通信同步技术的MATLAB与FPGA实现,Altera/
Verilog
版》文章目录数字锁相环的FPGA实现(一)锁相环的环路模型锁定与跟踪环路的基本性能要求锁相环的组成鉴相器
hhhhorrible
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2020-07-06 02:02
fpga
DSP
CORDIC算法及其FPGA实现等学习总结
相关参考资料链接：CORDIC算法计算正余弦cordic算法的
verilog
实现及modelsim仿真CORDIC算法--流水线结构
verilog
实现基于Cordic算法的双曲函数计算FPGA数字信号处理
攻城狮Bell
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2020-07-06 01:16
Verilog
HDL 笔试 & 面试常考代码精选（一）
Q：用
Verilog
HDL实现1bit信号边沿检测功能，输出一个周期宽度的脉冲信号。
攻城狮Bell
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2020-07-06 01:16
《基于Xilinx Vivado的数字逻辑实验教程》学习笔记（一）
P171例5-1正边沿触发的D触发器程序5.1：正边沿触发的D触发器
Verilog
程序。
攻城狮Bell
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2020-07-06 01:16
NIOS II SOPC系统自定义IP常见知识点总结
封装IP1、将写好的
Verilog
代码添加在Quartus工程中，IP目录下，（如果没有，自己建一个）2、打开Qsys工具，选择NewComponent3、name和Displayname输入合理的IP
weixin_34392906
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2020-07-06 01:51
全平台轻量级
Verilog
编译器 & 仿真环境
一直苦于modelsim没有Mac版本，且其体量过大，在学习
verilog
时不方便使用。终于找到一组轻量级且全平台(Linux+Windows+macOS)的编译仿真工具组。
weixin_34380948
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2020-07-06 01:07
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