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#Verilog
【
verilog
语法】二维数组
verilog
中二维数组使用有些限制，比如不能作为module的输入输出port（如果确实有需要，只能用将等效为展开的二维数组的一维数组来代替了），另外二维数据初始化时，目前看只能用读入文件的方法，或者用
carlsun80
·
2020-07-11 03:29
Verilog/VHDL相关
Verilog
语法提炼
2018.7.26一.always里面赋值语句左边必须声明成reg。注意：1.声明成reg，不一定得到寄存器：（阻塞赋值）声明成reg无寄存器综合2.未声明成reg，也可能得锁存器。隐含锁存器备注：该图为电平触发，故因新增锁存器。二、assign表达式左边必须声明为wire。三、阻塞赋值用“=”，非阻塞赋值用“<=”.四、1）边沿触发生成寄存器的时序逻辑电路2）电平触发条件完整，生成组合逻辑电路3
打着石膏脚的火星人
·
2020-07-11 02:59
verilog
中if-else和case的比较
比较if-else_if-else和case:1、if(a==2'b00)语句1；elseif(a==2'b01)语句2；else语句3；case(a)2'b00：语句1；2'b01：语句2；default:语句3；endcase在这种情况下，判断条件中只有一个能满足，不管先判断哪个条件，都不影响结果，即可视为不存在优先级关系。两者综合后的RTL和Tech结果一样。2、if(a==1'b1)语句1
@vi_v587
·
2020-07-11 00:36
FPGA
环境搭建基础知识2(sublime text3中配置
verilog
语法高亮)
需求说明：
Verilog
设计内容：
verilog
开发环境搭建来自：时间的诗1软件下载1.1官方下载地址http://www.sublimetext.com/3官网下载软件会显示未注册，不过不影响使用。
Times_poem
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2020-07-11 00:53
环境搭建基础知识
【 Sublime Text 】如何使用Sublime Text直接生成
Verilog
例化模板
目录背景具体实现方式其他方法参考链接背景可以这么说，我们使用SublimeText来编写
Verilog
代码最希望拥有的功能也就是自动生成
Verilog
例化模板，这也是我准备弃用notepad++，而转向
李锐博恩
·
2020-07-10 23:05
#
工具专题
Verilog
设计实例（1）线性反馈移位寄存器（LFSR）
博文目录写在前面正文原理
Verilog
实现仿真测试代码提示参考资料交个朋友写在前面相关博文博客首页注：学习交流使用！
李锐博恩
·
2020-07-10 23:34
#
Verilog编程实例
二进制与格雷码之间的转换的
Verilog
实现（更多一点的讨论）
目录前言二进制码转换为格雷码的方法格雷码转换为二进制码的过程更多一点讨论之generatefor更多一点讨论之for最后对格雷码的介绍前言以前的博客也有写这方面的内容，只是没有显式的命名，导致查找复习的时候并不能立即找到，这里单独成立一篇，记录与此，方便你我他。这篇博客来自于FPGA之道，其中提到了格雷码；和格雷码相关的其他问题也贴出来吧：关于格雷码和独热码消耗资源情况；二进制码转换为格雷码的方法
李锐博恩
·
2020-07-10 23:34
#
无毛刺的时钟切换电路（Glitch-free clock switching circuit）设计（
Verilog
）
从秋招的经验来看，
Verilog
设计类的题目，如：奇偶分频，状态机，序列检测，波形产生，跨时钟域处理，门控时钟，同步FIFO，格雷码与二进制码转换，异步复位同步释放，时钟切换，异步FIFO等，其中最为复杂的恐怕属于时钟切换了吧
李锐博恩
·
2020-07-10 23:34
#
Verilog
编译指令（Compiler directives）
Verilog
编译指令（Compilerdirectives）Compilerdirectivesareinstructionstothe
Verilog
compiler.Syntax:`celldefinemodule_declaration
寸草心
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2020-07-10 23:57
HDL
【杂谈】FPGA之路——
Verilog
与编辑器的那些事儿
目录前言「
Verilog
与Notepad++」「
Verilog
与SublimeText3」「
Verilog
与VSCode」「
Verilog
与Vim」「重拾旧爱Notepad++」「打造专属的编辑器」「历经磨难
X-ONE
·
2020-07-10 23:27
Verilog
编辑器
Verilog
代码编辑工具
1.
Verilog
代码格式化工具（见附件）http://www.pudn.com/downloads437/sourcecode/embedded/detail1846481.html2.Sublime
InsideOut10112015
·
2020-07-10 21:59
DevTool
Verilog
（1）关于赋值
Verilog
的赋值语句主要包括以下四种：按照赋值的强度顺序分别为”force”>”proceduralblock中的assign”>”=”>=”<=”；其中force之后要用release来释放赋值，
集成电路基础与数字集成电路设计
·
2020-07-10 21:12
Diamond书写FPGA代码
Dimond软件使用
Verilog
语言编写FPGA代码新建工程1.打开Diamond软件2.然后选择创建工程File->New->Project3.新建文件夹选择该文件夹为工程路径（不可有中文）之后一路
王且抚琴
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2020-07-10 20:36
ICC数电实验
IC设计流程
1.使用语言：VHDL/
verilog
HDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
Augusdi
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2020-07-10 20:41
IC
Agilent ADS中
Verilog
-A学习
转载自http://uniqwu.blogbus.com/logs/22388154.html学了几天的
Verilog
-A，平台是AgilentADS，主要参考“
Verilog
-AMSLanguageReferenceManual
AlphaGQ
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2020-07-10 20:19
ADS
Sublime Text高效编辑
verilog
（自动补全）
刚接触fpga的开发目前用的是“三弟lattice”官方的开发环境是diamond真是醉了没有自动补全也太原始了ps：博主长期使用崇高文本，偶尔使用vscode然后回到我们的崇高文本----sublimetext的高效操作：1.先去官网下载sublimetext3http://www.sublimetext.com/，安装直接装就行2安装PackageControl插件，自动管理安装插件默认是没有
LeonSUST
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2020-07-10 16:13
Tool
Box
技能提升
Sublime
text
CPU设计之一——
Verilog
HDL 开发单周期处理器（支持10条指令）
CPU设计之二——
Verilog
HDL开发流水线处理器（支持42条指令）CPU设计之三——
Verilog
HDL开发流水线处理器（支持50条指令）所有代码和参考文件已经上传至github：https://
彼岸Ç花未开
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2020-07-10 15:30
现代处理器设计
Verilog
现代处理器设计
Modern
Processor
mips
在 CentOS7 下安装 Cadence IC验证平台 INCISIVE152
简介INCISIVEIncisive是nc_
verilog
,nc_sim,nc_lauch，以及ABV,TBV的集合，用于仿真和验证。
沈醉不知
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2020-07-10 14:07
UVM学习笔记
cadence
incisive
ic验证
linux
centos
UVM实战 学习笔记 第一章 与UVM的第一次接触
现代IC前端设计流程IC流程IC设计分类非算法设计如网络通信协议算法设计如图形图像处理how使用C/C++建立算法模型（参考模型）设计语言
Verilog
（主流）版本1995版2001版ps可验证(initial
沈醉不知
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2020-07-10 14:06
UVM学习笔记
verilog
的位宽与有符号问题
1.位宽reg[5:0]reg_t;reg[3:0]reg_t2;initialbeginreg_t=4'd12//6'b001100reg_t2=4'd12//4'b1100#10;reg_t=-4'd12//6'b110100reg_t2=-4'd12//4'b0100end2有符号问题reg_t=-1//6'b111111reg_t2=-1//4'b1111reg_t=-4'd12/4//6
开心an
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2020-07-10 13:26
fpga
解决Modelsim仿真DDR IP core时报vlog-2902错误
DDRIPcore仿真时会报如下错误：Error:(vlog-2902)ddr2_model_parameters_c3.vh(214):A`definewasfoundonthesamelineasaSystem
Verilog
终南小师傅
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2020-07-10 13:03
FPGA
关于
Verilog
中的赋值问题
原作网址：http://zhidao.baidu.com/link?url=mgnbsHXze14-cB2ul5ZgqtU3iw8w9wVD4So32pssux-Kf4_kgpPju3Bb6eElcjAkby7FWexd4ntVO5L2fLuWE_assign语句后的赋值会生成组合逻辑，也就是从b到a会生成一条导线，将他们连接，b的值如果改变，a的值同时也会改变；a<=b这种赋值方式为“非阻塞赋值
xiaominthere
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2020-07-10 12:24
自己动手制作CPU之旅
关于
Verilog
中的几种赋值语句
nanoty博客转载1.连续赋值语句（ContinuousAssignments）连续赋值语句是
Verilog
数据流建模的基本语句，用于对线网进行赋值，等价于门级描述，是从更高的抽象角度来对电路进行描述
wzshtuhao
·
2020-07-10 12:11
计算机组成原理实验——寄存器堆实现
这次要做的是用
Verilog
代码写一个寄存器堆，此寄存器堆共有32个寄存器，每个寄存器可存储32个二进制位。
王森ouc
·
2020-07-10 10:09
计算机组成与系统结构
FPGA资料大全
Verilog
HDL那些事儿_时序篇—建模篇—建模篇.链接：https://pan.baidu.com/s/1n2x3JTYWdTwfJkqOhwO2cA提取码：gdna《AlteraFPGA／CPLD
light6776
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2020-07-10 10:50
verilog
有符号数的位宽转换
Verilog
有符号数的位宽转换想要搞明白
Verilog
中有符号数的位宽转换，必须首先理解计算机如何区分无符号数和有符号数。有符号数通常以2的补码形式来表示！
刷牙の小熊
·
2020-07-10 09:58
FPGA
verilog
Quartus
Verilog
设计编程规范(HuaWei)
2.1编程风格（CodingStyle）要求2.1.1文件（1）每个模块（module）一般应存在于单独的源文件中，通常源文件名与所包含模块名相同。（2）每个设计文件开头应包含如下注释内容：l年份及公司名称。l作者。l文件名。l所属项目。l顶层模块。l模块名称及其描述。l修改纪录。请参考标准示例程序[3]。2.1.2大小写（1）如无特别需要，模块名和信号名一律采用小写字母。（2）为醒目起见，常数（
weixin_34306593
·
2020-07-10 08:44
Verilog
定义计算位宽的函数clogb2
在很多情况下要计算输入输出的位宽，比如你写一个8*8的ram，那么地址需要三位去表示，那么这个函数的方便就体现出来了，你需要使用函数定义就好了。//位宽计算函数functionintegerclogb2(inputintegerdepth);beginfor(clogb2=0;depth>0;clogb2=clogb2+1)depth=depth>>1;endendfunction举个栗子para
weixin_30505043
·
2020-07-10 06:05
【连载】 FPGA
Verilog
HDL 系列实例--------七段数码管扫描显示
【连载】FPGA
Verilog
HDL系列实例
Verilog
HDL之七段数码管扫描显示原理：一般来说，多个数码管的连接并不是把每个数码管都独立的与可编程逻辑器件连接，而是把所有的LED管的输入连在一起。
weixin_30371875
·
2020-07-10 06:47
Verilog
中变量位宽注意
Verilog
中，变量定义方式可以为：reg[位宽-1:0]数据名；reg[位宽:1]数据名。其他变量也类似。
weixin_30363817
·
2020-07-10 06:43
Verilog
出现错误总结
1错误：Error(10200):
Verilog
HDLConditionalStatementerroratkey_led.v(13):cannotmatchoperand(s)intheconditiontothecorrespondingedgesintheenclosingeventcontrolofthealwaysconstruct
St_up
·
2020-07-10 02:53
Verilog
学习笔记--
Verilog
HDL高级数字设计--第六章组合逻辑与时序逻辑的综合
（转换，优化，映射）本章将介绍如何编写易于综合的
Verilog
模型综合工具完成的工作：(1)检测并消除冗余项(2)查找组合反馈环路(3)利用无关紧要条件(4)检测出未使用状态(5)查找并消除等价状态(6
Wayneawinic
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2020-07-10 00:54
#
Verilog
HDL高级数字设计
Verilog
6位数码管LG3661BH 的动态显示
modulesmg(clk,Rst_n,dig,sel,led);inputclk;//50m晶振inputRst_n;//复位键outputreg[7:0]dig;//数码管abcdefghoutputreg[5:0]sel;//6位数码管位选reg[23:0]data;//要显示的数reg[3:0]num=0;always@(posedgeclk_1kornegedgeRst_n)if(!Rs
XinLuHuang
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2020-07-09 23:51
Verilog
FPGA
Verilog
中不同位宽的无符号数和有符号之间赋值的截断和扩展问题
Verilog
中不同位宽的无符号数和有符号之间赋值的截断和扩展问题长位宽赋值给短位宽的截断问题unsigned=unsignedunsigned=signedsigned=unsignedsigned=
数字IC Job Hunter
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2020-07-09 22:28
Verilog
组成原理模型机
组成原理模型机1.运算器
Verilog
建模的方式有三种：行为级门级（逻辑级）数据流建模在进行这个仿真实验的时候我将三种建模方式都尝试了一遍，但是都与老师给的波形图不符合，这一定是哪里出错了M的作用M是为了区分算数运算和逻辑运算的一个标志
NoClay
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2020-07-09 22:44
硬件仿真
verilog
语言[N:0]和[0:N]定义变量方法、比较大小以及不定值x用于if语句中的处理
为了搞清楚
verilog
[N:0]和[0:N]两种定义变量的区别，以及测试代码对不定值x的处理（x是有时当作1处理，有时当作0处理，还是既不做0也不做1处理？）
pumpkincorn
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2020-07-09 21:18
vlog参数及其含义
VLOGThevlogcommandcompiles
Verilog
sourcecodeandSystem
Verilog
extensionsintoaspecifiedworkinglibrary(ortotheworklibrarybydefault
pine222
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2020-07-09 21:51
嵌入式
Verilog
语言实现4位二进制转七段码
注意:我这里是共阳极的二极管,要变成共阴极,只要把所有的输出取反就行.modulechanger(IN,OUT);input[3:0]IN;output[7:0]OUT;reg[7:0]OUT;alwaysbegincase(IN)'b0000:OUT='b11000000;'b0001:OUT='b11111001;'b0010:OUT='b10100100;'b0011:OUT='b10110
鱼大魔王
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2020-07-09 21:46
vim + syntastic + verilator or i
verilog
Introductionsyntastic讓你可以在vim裡可以使用lint功能,讓你在寫code時檢查看看有沒有語法上的錯誤或者可能潛在的錯誤Installlinter首先要先安裝linter有兩種選擇:Icarus
Verilog
nkfustKai
·
2020-07-09 21:21
vim
verilog
EMACS
Verilog
-mode 高级用法 AUTO_TEMPLATE
摘录了EMACS关于AUTO_TEMPLATE部分的帮助文档，并且收集了相关的FAQ文档Templates:Formultipleinstantiationsbaseduponasingletemplate,createacommentedouttemplate:/*InstModuleAUTO_TEMPLATE(.sig3(sigz[]),);*/TemplatesgoABOVEtheinsta
naclkcl9
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2020-07-09 20:04
各类脚本
DesignWare VIP 的 define 文件
2.外界预定义的宏放在include/
verilog
目录下，主要如下：AhbMasterDefines.inc//定义了masterVMT
naclkcl9
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2020-07-09 20:04
SystemVerilog
verilog
通过中+：与-：解决变量内固定长度数据位的动态选取
在FPGA设计过程，尤其是算法实现时hi，有时往往需要选取某个变量的动态范围地址，而
verilog
中常规的向量标识方法a[MSB:LSB]往往会发生错误，在此可借用a[BASE:-WIDTH]的方式实现
mangyegulang
·
2020-07-09 20:59
verilg
FPGA学习笔记
破解安装器件库FPGA介绍电源供电运行配置原理图设计方式新建工程新建原理图文件添加元器件编译仿真下载基于原理图的宏功能模块设计(波形发生器)放置计数器模块建立内存文件添加ROM模块新建嵌入式逻辑分析仪文件基于
verilog
夜雪-初霁
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2020-07-09 20:59
环境搭建
教程
FPGA
modelSIM编程出现错误代码vlog-66
今天用modelSIM编一个EEPROM模型，在夏新宇的《
Verilog
数字系统设计教程》的16.4节把模型的代码打上了，却出现了一个奇怪的错误，错误代码是vlog-66，这可把我搞得啊问了研二师哥，问了博士师哥
east1203
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2020-07-09 20:17
FPGA
System
verilog
的DPI通信使用心得
System
verilog
和C语言进行DPI通信常见问题及使用心得：（1）SV使用压缩结构存储结构体，定义时需加packed修饰符，否则与DPIC传递结构数据出错；（2）SV调用.c函数的形参必须为指针
lyw736632087
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2020-07-09 20:08
System
verilog
DPI
Verilog
不同长度操作数运算(一)
在
verilog
中，一个简单的的运算"f>”这三种运算应该是都符合同一种规则，下面实验更多的是利用“>>”操作来验证这种规则。
linux91
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2020-07-09 19:57
verilog
【System
Verilog
】define的一种用法
今天有用到define的一种用法，在这share一下，直接上例子~~moduletop;`defineA_SRAM_RW(dst_cc_num,src_cc_num)\if(strm_sel[``dst_cc_num``]==1'b1)begin\forcetop.my_dut.strm_in``dst_cc_num``_en=top.my_dut.strm_in``src_cc_num``_en
lbt_dvshare
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2020-07-09 18:33
SV
Verilog
基础知识（有符号数运算规则，加减运算，乘法运算中的符号位拓展问题）
https://blog.csdn.net/maxwell2ic/article/details/80620991ruleofthumbTheformatofthesignedtypeistwo’scomplement.有符号数均为补码表示Ifanyoperandinanexpressionisunsignedtheoperationisconsideredtobeunsigned.只有计算表达式
Tiger-Li
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2020-07-09 18:25
FPGA
Verilog
之非阻塞赋值（二）——赋值延后一个周期
阻塞与非阻塞赋值，当在always块中的每一个条件分支中，仅有一条赋值语句（不管是阻塞与非阻塞，且要满足条件中的条件判断式不含有在本模块中定义并赋值的reg变量（采用非阻塞赋值）），那么阻塞和非阻塞都是在时钟边沿瞬间完成的；（理解非阻塞赋值分两个过程，RHS的计算为第一步，LHS的赋值为第二步，这是第一层面；第二，由于两步时间非常短，变现出来就是在时钟边沿瞬间完成，故表现的和阻塞一样，这是第二个层
隔壁老余
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2020-07-09 17:09
Verilog
FPGA基础之锁存器与触发器的设计
所以用
verilog
描述的时候，应该是：always@(a,b,e)beginif(e)dout<=a;end产生锁存器的原因是因为各条件分支对dout的赋值不全，
点滴滴123
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2020-07-09 17:00
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