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#Verilog
时序电路—之锁存器
verilog
中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？锁存器与触发器的区别。
LZW760907
·
2020-07-13 00:34
Verilog
HDL程序基础——计算机组成原理实验
模块的一般语法结构设计块module模块名（端口名1，端口名2，…）；端口类型说明（input，output，inout）；参数定义（可选）；数据类型定义（wire，reg等）；……………………………说明部分…………………………………实例引用低次层模块和基本门级元件；连续赋值语句（assign）；过程块结构（initial和always）行为描述语句；任务和函数；endmodule……………………
Gadus_
·
2020-07-13 00:27
笔记
计组
Verilog
组合逻辑和时序逻辑的比较
Verilog
HDL语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。
长弓的坚持
·
2020-07-12 23:06
计算机组成原理（1）
第三章组合逻辑电路一、System
Verilog
硬件描述语言基础1.HDL的起源2.综合与仿真3.System
Verilog
HDL程序的基本结构4.System
Verilog
HDL的语法要素二.基于System
Verilog
JennyVanessa
·
2020-07-12 23:40
Verilog
HDL、
Verilog
-A、
Verilog
-AMS笔记
【暂未关注：
Verilog
、
Verilog
-A、
Verilog
-AMS在语法上有无区别。】
zongzongzong1
·
2020-07-12 20:46
Verilog
HDL
最简单的FPGA
verilog
写的 PWM 例子
我在网上看到好多人些的PMW都是altera官方的一个例子炒来炒去的，因此我自己写了一个例子，供大家参考，直接在LED上看到现象的！！modulepwm(clk,leda);inputclk;//clk=50M=50000000outputleda;//ledreg[15:0]pwm,count;//PMW脉宽计数，周期计数regleda;always@(posedgeclk)begincount
ywhfdl
·
2020-07-12 19:48
FPGA学习
ECE 287
Details:-Thereis1designquestiontobesolvedwitha
Verilog
designandsimulated.
gdoal04
·
2020-07-12 18:00
Verilog
中状态机编码方式的选择：二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码
一般的，在
Verilog
中最常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码。二进制码和格雷码是压缩状态编码。
长弓的坚持
·
2020-07-12 15:16
FPGA开发
AD7606时序分析与
verilog
HDL实现
AD7606是16位，8/6/4通道同步采样模数转换芯片，各器件内置模拟输入钳位保护，二阶抗混叠滤波器，跟踪保持放大器，16位电荷再分配逐次逼近式模数转换器。其中:CONVST:启动转换信号busy:转换完成信号cs:片选信号reset：复位信号读取AD数据时序如下：AD采样流程如下：1、拉低CONVST信号启动转换2、读取busy信号，当busy信号为低时，说明转换完成，可以读取采样数据，然后触
hongbozhu_1981
·
2020-07-12 14:08
FPGA小工具之Notepad++编辑器——
Verilog
代码片段快速生成和语法检查
FPGA小工具之Notepad++编辑器——
Verilog
代码片段快速生成和语法检查现在开始慢慢会写越来越多的
Verilog
代码了，以前只在Vivado2017版中写
Verilog
代码，但是最近一是觉得
请answer1996
·
2020-07-12 13:49
FPGA初学
verilog
之 流水灯实验
FPGA开发板：AX301:板子芯片型号以及引脚设置功能:4个灯每隔一s轮流亮。`timescale1ns/1psmoduleled_test(inputclk,//systemclock50Mhzonboard时钟默认为50MHZinputrst_n,//reset,lowactiveoutputreg[3:0]led//LED,useforcontroltheLEDsignalonboard)
路人王_Zz
·
2020-07-12 12:35
大话
Verilog
-
Verilog
入门（五）
文章来至我的公众号：https://mp.weixin.qq.com/s/VsDbCKuXZ1dgHSMKKUoKSA笔者E林这里聊聊赋值语句和块语句非阻塞赋值和阻塞赋值在
Verilog
中赋值语句分为两种
EE林
·
2020-07-12 11:57
FPGA/ARM
svtag supported by ctags
=.SOS--exclude=.git--exclude=nobackup--exclude=nobkp--exclude=results--exclude=*.log--langdef=System
Verilog
王爷的大房子
·
2020-07-12 06:54
IC设计流程(zz)
1.使用语言：VHDL/
verilog
HDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys
weixin_30677073
·
2020-07-12 06:47
sublime3添加
verilog
自动补全代码段
前言sublime默认的
verilog
自动补全十分垃圾，不过提供了代码段这个功能，你可以自己写个重用率高的代码段减轻工作量。写个模板当tb也很爽啦。
weixin_30292745
·
2020-07-12 05:45
sublime text支持
verilog
/system
verilog
的插件
sublimetext支持很多中语言的代码编写和语言着色，但是不支持
verilog
/system
verilog
。
Luchang-Li
·
2020-07-12 03:55
FPGA
Verilog
-2001的向量部分选择
verilog
-2001LRM中有这么一句话：对于a[8*i+:8]，thisistheso-called"Indexedvectorpartselects"。
Luchang-Li
·
2020-07-12 03:55
FPGA
关于
Verilog
的模块使用
关于
Verilog
的模块使用FPGA的过程模块基本有如下四种说明语句：1：initial说明语句Initial语句只执行一次，initial语句的次数是不受限制的，他们都是同时开始执行的。
爬坑少年
·
2020-07-12 03:55
FPGA
verilog
的基本语法
verilog
的基本语法：1：定义一个数据的，定义其位宽和和进制，省略位宽默认32位，省略进制默认十进制，数据之间可以添加下划线2:X表示不确定的值，Z为高阻态3：parameter参数类型，可以定义为不变的数据
爬坑少年
·
2020-07-12 03:55
FPGA
Verilog
的模块编程及连接
Verilog
的在编程过程中时常将一个独立的电路模块放在单独的V文件中，这样在整天连接过程中只需将这些单独的模块例化，将相同的连接点连接在一起，从而实现一个完整、复杂的数字电路。
爬坑少年
·
2020-07-12 03:55
FPGA
Verilog
fpga
emacs
verilog
-mode对IC顶层集成的帮助
背景介绍AUTOINST和AUTOWIRE的应用背景介绍emacs默认自带
verilog
-mode插件，不仅仅支持语法高亮、代码段自动补全等功能，核心应用还有/*AUTOXXX*/。
亓磊
·
2020-07-12 02:04
verilog
emacs
Verilog
-FPGA硬件电路设计之一——if语句优先级问题
综合软件：QuartusII一、有优先级的if语句if..elseif..elseif……else..语句中是有优先级的，第一个if具有最高优先级，最后一个else优先级最低。Quartus综合出的RTL图认为，最高优先级的电路靠近电路的输出，输入到输出的延时较短；最低优先级的电路远离输出端，输入到输出的延时较长。modulesingle_if_late(A,C,CTRL_is_late,Z);i
帕斯酱瞄
·
2020-07-12 01:03
Hardware
Emacs
Verilog
mode 简单使用指南
(参考博客https://blog.csdn.net/tbzj_2000/article/details/81702009安装后,给gvim也添加了
verilog
mode,即用emacs和gvim都可编辑
tbzj_2000
·
2020-07-12 00:49
芯片设计
给UltraEdit设置
Verilog
语法高亮
verilog
用ultraedit终极大法本帖最后由wangkj于2009-7-3016:50编辑UltraEdit是一款功能强大的文本编辑器，可以编辑文字、Hex、ASCII码，可以取代记事本，内建英文单字检查
binghuo
·
2020-07-12 00:53
VCS/Nc
verilog
/Verdi同时启动license
一直无法使用的问题，总算搞定了，最终原因还是license破解和设置的问题，不过也奇怪，lmstat提示license正常启动，而且错误的提示信息也没有显示和license任何相关的问题，到此位置，VCS/Nc
verilog
steven_yan_2014
·
2020-07-11 23:59
IC工具
第一次接触FPGA至今，总结的宝贵经验
后来读研究生，工作陆陆续续也用过QuartusII、FoundaTIon、ISE、Libero，并且学习了
verilog
HDL语言，学习的过程中也慢慢体会
shaobojiao
·
2020-07-11 22:48
VCS使用学习
ffilenameRTL文件列表+incdir+directory+添加include文件夹-I进入交互界面-llogfile文件名-Ppli.tab定义PLI的列表(Tab)文件+v2k使用推荐的标准-y定义
verilog
robinyeung
·
2020-07-11 22:38
ASIC
design
基于
Verilog
有限状态机实现的LED按键灯项目
基于
Verilog
有限状态机实现的LED按键灯项目项目实现功能项目环境具体代码仿真代码及波形图约束文件代码过程中遇到的错误及解决方法上板实验项目实现功能通过按键控制，模仿市面上的台灯开关，即通过按键控制灯的状态
杜可以
·
2020-07-11 21:25
faga开发板实验
zynq开发之建立BOOT.bin文件通过QSPI-FLASH方式从J-tag启动过程
1.新建vivado工程2.配置好顶层
verilog
文件3.creatblockdesign添加zynqIP4.根据硬件配置好zynq相关参数5.runblockautomation-generateoutputproducts6
哈塞给，套离开套
·
2020-07-11 18:37
ZYNQ
Sublime Text3 配置
Verilog
语法环境
方法一：1.下载安装完软件2.安装PackageControl插件默认没有安装，需要手动安装：按ctrl~调出控制台，在其中黏贴以下命令：importurllib.request,os;pf='PackageControl.sublime-package';ipp=sublime.installed_packages_path();urllib.request.install_opener(url
FSTonly
·
2020-07-11 17:10
软件插件
关于quartus的FFT IP核的一些整理
下载地址http://download.csdn.net/detail/qianhaifeng2012/9208593整理的原理图如图所示，原理图不能用于modelsim仿真，所以还需要将原理图转化为
Verilog
钱海峰
·
2020-07-11 14:23
FPGA
emacs
verilog
mode FAQ
Verilog
-modeFaq¶ThisistheFrequentlyAskedQuestions(FAQ)for
Verilog
-mode.ThisFAQisCopyright2006-2008byMichaelMcNamaraandWilsonSnyder.Youmayredistributethisdocumentinitsentiretyonly
naclkcl9
·
2020-07-11 13:38
IC
Design
vhier --- 剖析 学习
verilog
-perl
#!/usr/bin/perl-w#Seecopyright,etcinbelowPODsection.######################################################################require5.005;useFindBinqw($RealBin);#$RealBin保存了当前程序所在的绝对地址uselib"$RealBin/bli
naclkcl9
·
2020-07-11 13:38
各类脚本
CPU设计之三——
Verilog
HDL 开发流水线处理器（支持50条指令）
CPU设计之一——
Verilog
HDL开发单周期处理器（支持10条指令）CPU设计之二——
Verilog
HDL开发流水线处理器（支持42条指令）所有代码和参考文件已经上传至github：https://
彼岸Ç花未开
·
2020-07-11 12:39
Verilog
现代处理器设计
Modern
Processor
verilog
中$readmemb和$readmemh的使用
菜鸟一枚，只是分享一下在学习的过程，和这两个系统函数的简单用法，$readmemb和$readmemh用来从文件中读取数据到存储器中。读取的内容只包括：空白位置（空格、换行、制表格(tab和form-feeds),注释行、二进制或十六进制的数字。数字中不能包含位宽说明和格式说明，其中readmemb要求每个数字是二进制数，readmemh要求每个数字必须是十六进制数字。数字中不定值x或X，高阻值z
east1203
·
2020-07-11 12:49
Verilog
SV——在
Verilog
和SV的block中定义局部变量
0.介绍在
Verilog
和system
verilog
中的begin..end和fork..joinblock中都可以定义局部变量。但有区别。
east1203
·
2020-07-11 12:48
SystemVerilog
SV——
Verilog
和System
Verilog
中字面值表示
syntax'sisoptional.Ifgiven,itspecifiesthetotalnumberofbitsrepresentedbytheliteralinteger.Ifnotgiven,thedefaultsize,perthe
Verilog
east1203
·
2020-07-11 12:48
SystemVerilog
CPU设计之二——
Verilog
HDL 开发流水线处理器（支持42条指令）
CPU设计之一——
Verilog
HDL开发单周期处理器（支持10条指令）CPU设计之三——
Verilog
HDL开发流水线处理器（支持50条指令）所有代码和参考文件已经上传至github：https://
彼岸Ç花未开
·
2020-07-11 11:44
Verilog
现代处理器设计
Modern
Processor
Python 用win32com 操作 word 笔记
写了这么多年
Verilog
，现在要重头学软件编程，头大大的。没办法，犹豫再多也没用，开始吧。Python上手比较方便，就用它了。软件开发就是查查查，抄抄抄，改改改。
linking234
·
2020-07-11 11:12
VCS中利用Makefile脚本仿真详细图解
1.可仿真的
Verilog
文件通常是写一个module.v文件，然后写一个testbench即module_tb.v文件，该文件中例化module。
limanjihe
·
2020-07-11 11:15
synopsys
脚本
vcs编译system
verilog
并且用verdi查看波形
reference:http://blog.chinaaet.com/weiqi7777/p/5100017757对于编写的system
verilog
代码，在linux下，可以使用vcs编译，但是编译的时候
limanjihe
·
2020-07-11 11:15
synopsys
ADC芯片TLC549的
Verilog
HDL
1.TLC549简介TLC549是美国德州仪器公司生产的8位串行A/D转换器芯片，可与通用微处理器、控制器通过CLK、CS、DATAOUT三条口线进行串行接口。具有4MHz片内系统时钟和软、硬件控制电路，转换时间最长17μs，TLC549为40000次/s。总失调误差最大为±0.5LSB，典型功耗值为6mW。采用差分参考电压高阻输入，抗干扰，可按比例量程校准转换范围，VREF-接地，VREF+－V
猪头辉
·
2020-07-11 09:20
强烈推荐
verilog
编辑器--sublime
最近我在找能自动例化
verilog
module名的方法，网友推荐了一个编辑器-sublime，能解决我的问题。这样的话，我写tentbench就不用手写去例化了，非常方便，省时省力。
读书点滴
·
2020-07-11 08:26
FPGA自学之路
简易VCS使用【2】
使用VCS简易流程：举例，mux的
verilog
实现：1、mux.v文件modulemux(a,b,c,d,en,sel,z);input[3:0]a,b,c,d;inputen;input[1:0]sel
huayangshiboqi
·
2020-07-11 08:38
SoC设计与验证
计算机组成原理
文章目录计算机系统概述计算机的指令系统
Verilog
&CPLD/FPGA数据表示及检错纠错算术运算及其电路实现运算器部件组成及设计控制器概述指令和指令系统MIPS指令系统指令格式与数据通路设计单周期CPU
fnoi2014xtx
·
2020-07-11 06:02
本科课程笔记
我的 FPGA 学习历程（15）——
Verilog
的 always 语句综合
在本篇里，我们讨论
Verilog
语言的综合问题，
Verilog
HDL(HardwareDescriptionLanguage)中文名为硬件描述语言，而不是硬件设计语言。
djo26041
·
2020-07-11 05:18
我的 FPGA 学习历程（12）—— 电子钟项目准备
初学FPGA的时候，我们总是存在很多疑问，比如：xilinx和altera的FPGA那种比较好、
verilog
语言被如何综合成具体硬件电路、RTL级电路是什么意思等等。
djo26041
·
2020-07-11 05:17
【开发环境】 irun(nc
verilog
)无法dump fsdb波形问题解决方法
一、前言本人使用IRUN仿真并通过调用$fsdbDumpfile函数生成波形时，IRUN无法识别$fsdbDumpfile函数。先总结解决方法如下，供大家参考。二、问题1.在TestBeach中，调用以下函数生成fsdb波形文件；1//Enabledumpfsdb2initial3begin4$fsdbDumpfile("test.fsdb");5$fsdbDumpvars(0,TB);6end2
dengya1944
·
2020-07-11 05:19
ISE ip核调用RAM 与 RAM模式的时序分析
3.实例化RAM代码(
verilog
)，这里top文件包含
dbm95262
·
2020-07-11 04:13
sublime text3
verilog
代码编写高级操作篇
2018.10.21好久没写博客了，这段时间一直在学习一直在沉淀，然而发现学的越多会的更少，只能快马加鞭吧！博主从大一暑假接触FPGA，到现在快一年半了，时间恍逝。刚开始入门也是用的quartus自带的编辑器，后来改用notepad++编写代码，界面比quartus简介好看。再后来或者最近几个月用gvim，刚开始看别人用，感觉这是神级别的操作，简直6到爆。先来看一下大佬的神操作我想信你也会惊讶，很
dayinzhao2777
·
2020-07-11 04:08
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