E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
#Verilog
1.2.7
Verilog
有限状态机
文章目录一、有限状态机概述二、有限状态机的设计思想三、有限状态机的设计1.状态机的编码2.状态机的复位3.状态机的条件跳转4.状态机的输出四、有限状态机的设计步骤五、状态机的3种描述风格六、有限状态机的判别标准一、有限状态机概述1.任何事物都可以用一种模型来描述：给定某个输入就有特定的输出，这个输出可能只与当前输入相关，也可能与以前的历史输入相关（数学上称为马尔可夫过程）。2.对应到逻辑电路上，即
Jaenora
·
2020-07-14 04:18
通信IC设计
FPGA中重要接口部件的设计(一)
SRAM的
Verilog
仿真模型：//ASRAMmodulesram_6_8#(param
Jaenora
·
2020-07-14 04:48
FPGA
Vivado使用技巧（22）：综合策略与设置的选择
Vivado开发套件中的综合工具是一款时序驱动型、专为内存使用率和性能优化的综合工具，支持System
Verilog
2012、
Verilog
2005、VHDL2008、混合语言中的可综合子集，以及XDC
FPGADesigner
·
2020-07-14 04:11
FPGA
ISE Text Editor与notepad++之中文乱码解决方法
我用的比较多的是notepad++，经常用它来编写
Verilog
HDL代码。某天，我用ISE自带的编辑器对它进行打开
Chauncey_wu
·
2020-07-14 04:17
verilog
System
verilog
结构体
Designdataoftenhasavarietyoftypes,suchaslogic,vector,bit.System
verilog
structurecangroupthemtogethertoreducethedeclarationredundancy.Itisdeclaredwithstruct.Anexampleisthatstruct
BlauWelle
·
2020-07-14 04:40
关于generate用法的总结【
Verilog
】
Abtractgenerate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。Introduction1.generate语法定义genvar，作为generate种的循环变
Image_vip
·
2020-07-14 03:49
FPGA
FPGA
Xilinx
verilog
学习笔记：FPGA学习之generate语句的基本知识
c语言中常用for语句来解决此类问题，
verilog
则为我们提供了generate语句。
被选召的孩子
·
2020-07-14 03:12
FPGA
Vivado学习（1）：建立工程，源文件，仿真文件
大致步骤如下：建立工程添加
Verilog
设计文件添加
Verilog
仿真文件详细步骤如下：1、建立工程打开vivado2017.4，在QuickStart里面选择CreateProject建立新的工程点击
yiyang14
·
2020-07-14 03:35
FPGA编程
Vivado生成edf文件
https://china.xilinx.com/support/answers/54074.html综合完成后会跳出个框框，选择opensynthesiswrite_edifmodule.edfwrite_
verilog
-modeportmodule_stub.v
weixin_30951231
·
2020-07-14 02:34
vivado仿真设计流程
1.建立工程2.添加源文件，运用
verilog
HDL描述电路3.综合，产生网表，直观的门级电路描述4.仿真需要编写激励源一般模式：添加一个.v文件，编写模式moduletest_top;/*输入定义为reg
魔亦有道
·
2020-07-14 02:49
vivado入门与提高
verilog
generate的使用
之前一直在排斥对generate的使用，认为这种类似于c语言中for的循环语法并不适用于FPGA设计，因为FPGA实际上还是硬件，循环N次，就会映射N个同样的模块到FPGA，也就是多消耗的N倍的资源，为了节约资源多都会选择复用的方式来处理类循环数据。但是殊不知在处理循环数据的时候还是会消耗一定的资源以及逻辑调试的时间成本（同时也可能买下bug），最终可能也节约不了多少资源，而且相比于处理逻辑，循环
superyan0
·
2020-07-14 02:00
FPGA
verilog
generate
system
verilog
标准阅读笔记-IEEE Standard for System
Verilog
System
Verilog
是建立在IEEEStd1364之上的。System
Verilog
提高了基于
Verilog
的代码的生产率、可读性和可重用性。
superyan0
·
2020-07-14 02:59
verilog
system
verilog
vivado 添加文件 scan and add rtl include files into project
scanandaddrtlincludefilesintoprojectScanandAddRTLIncludeFilesintoProject:ScansallRTLsourcefilesandaddsanyreferenced
Verilog
集成电路设计那些事儿
·
2020-07-14 02:04
verilog
ZedBoard+Vivado(一)——纯PL实现流水灯
1设计功能：PL流水灯语言：
verilog
流程：建立工程->代码编辑->功能仿真->综合、实现->生成Bitstream->烧写进板子，观察现象功能图：timer500ms模块：产生2hz的时钟，为led_ctrl
q416524389
·
2020-07-14 01:12
嵌入式
Vivado自定义IP封装流程--原创
之所以还写一篇类似的博文，主要是想介绍一下数据量比较小的情况下，对自动生成的IP文件做比较少的改动，以及如何添加自己的端口和
verilog
文件。
neufeifatonju
·
2020-07-14 01:27
FPGA
Vivado生成及使用edf文件
前言EDF文件可以直接导入Vivado，而无需
Verilog
源文件。好处：（1）避免沙雕队友修改源代码，则可以直接提交EDF网表文件。（2）避免用户剽窃劳动成果。
小翁同学
·
2020-07-14 01:54
解决ultraedit下，
verilog
.v 文件 中文注释乱码问题
操蛋的ultraedit啊！Ultraedit是一款十分好用的脚本编辑器，以前用过notepadgvim虽然各有千秋吧但是最近上手了Ultraedit发现Ultraedit更好用！Ultraedit如何破解的方法网上有好多帖子这里就不说了。现在说说我遇到的一个问题，我在编写.v文件的时候发现不能中文注释，注释好了一保存，注释的汉字全部乱码(正方形里面打个问号)。此种情况困扰了我好久，网上也搜索不到
Pursue_permanent
·
2020-07-14 00:29
ultraedit
一、vivado中建立工程，创建zynq嵌入式系统
点击下一步：选择
verilog
语言，不添加文件，然后一直点击下一步：到了选板子的步骤，直接点击boards，选择如图：完成。
魔亦有道
·
2020-07-14 00:54
Zedboard学习
vivado入门与提高
关于Notepad++编写的
Verilog
文件导入Vivado，中文注释乱码问题的解决方法
关于Notepad++编写的
Verilog
文件导入Vivado，中文注释乱码问题的解决方法在使用Notepad++新建
Verilog
文件，编写程序并加入中文注释，在Vivado工程下添加该文件，内置Editor
电子战争
·
2020-07-14 00:38
编程小技巧
vivado上的
verilog
工程向板卡下载全流程
首先新建一个工程，选择好板卡环境接着添加所需要的源文件，比如.v文件然后配置管脚约束和时序约束，管脚约束将输入输出信号配置到器件的某个引脚，并且包括设置此管脚的电平标准，电流标准，上下拉等时序约束在高速数字电路设计中很重要，主要是为了提高设计的工作频率和获得正确的时序分析报告。时序约束越全面越好。‘接着是综合与实现综合是针对输入设计以及约束文件，按照一定的优化算法进行优化处理，获得一个满足与其功能
qq_43222870
·
2020-07-14 00:21
同步置数、同步清零的计数器
接下来时测试程序（同样以图片的形式上传）：这是书籍中没有的测试文件，为了学习
verilog
，必须学会验证文件的编写，其实也就是激励源的产生。然后是最终
zhenhuagege
·
2020-07-13 23:22
9、
Verilog
HDL--组合电路设计 时序电路设计
这节课大多都是数电的内容。1、数字编码器用文字、符号或数码表示特定对象的过程称为编码。在数字编码中用二进制有关的信号称为二进制编码。例、8线-3线优先编码器用n位二进制代码对个一般信号进行编码的电路，称为二进制编码器。优先编码器允许多个输入信号同时有效，但它只对其中优先级别最高的有效输入信号编码，对级别低的输入信号不理睬。2、数字译码器译码是编码的逆过程，它将二进制代码所表示的信息翻译成相应的状态
笑一笑0628
·
2020-07-13 22:46
verilog
Verilog
对数据进行四舍五入（round）与饱和（saturation）截位
【设计经验】5、
Verilog
对数据进行四舍五入（round）与饱和（saturation）截位一、软件平台与硬件平台软件平台：操作系统：Windows8.164-bit开发套件：Vivado2015.4.2Matlab2016a
小幸运0826
·
2020-07-13 21:38
verilog
verilog
verilog
语言实现任意分频
下面以
Verilog
HDL语言为基础介绍占空比为50%的分频器
小幸运0826
·
2020-07-13 21:38
基于FPGA的信号发生器
使用的
Verilog
,学过VHDL，但是不熟悉。接下来的几篇文章都是关于FPGA的。转眼就到大四了。以后准备找FPGA的工作。
weixin_42757674
·
2020-07-13 20:59
FPGA
Verilog
之 rom 存储器 1k容量 32位数据
ROM模块：moduleROM(addr,data,oe);output[31:0]data;//32位数据信号input[31:0]addr;//地址信号inputoe;//读使能低电平有效reg[31:0]mem[0:1023];assigndata=(oe==0)?mem[addr[11:2]]:8'hzz;initialbeginmem[0]=32'hffff_ffff;mem[1]=32
路人王_Zz
·
2020-07-13 20:42
计算机组成原理实验 74l138
Verilog
实现
Verilog
代码`timescale1ns/1ps///////////////////////////////////////////////////////////////////////////
Zexe
·
2020-07-13 19:05
计组
verilog
实现简单的三级加法流水线
引言pipeline流水线设计是一种典型的面积换性能的设计。一方面通过对长功能路径的合理划分，在同一时间内同时并行多个该功能请求，大大提高了某个功能的吞吐率；另一方面由于长功能路径被切割成短路径，可以达到更高的工作频率，如果不需要提高工作频率，多出来的提频空间可以用于降压降功耗，进可攻退可守。今天这篇文章将小小总结一下流水线设计的一些关键点。流水线设计是完美的时间并行。因为流水线上每一级的处理都是
wangbowj123
·
2020-07-13 16:32
FPGA硬件设计
硬件
FPGA
流水线
记录
verilog
基础知识
`timescale1ns/1ps////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:2018/12/2022:56:56//DesignName://ModuleName:test//ProjectName://T
苍白的手漆黑的刀
·
2020-07-13 14:07
FPGA
verilog
实现 IIC
verilog
实现IIC协议算是一个简单的IP核,本来是挂在AXI总线上,可以通过microblaze对其进行配置。
苍白的手漆黑的刀
·
2020-07-13 14:07
FPGA
FPGA自动售卖机（
verilog
状态机设计）IC笔试
2.用
verilog
编程。3.设计工程中可使用的工具及设计大致过程。1.画出fsm第一步：定义它的输入输出。
sunshinelifes
·
2020-07-13 14:06
FPGA
IC笔试
Verilog
简单的组合逻辑设计
先用notepad++写好模块源代码，代码如下：modulecompare(equal,a,b);inputa,b;outputequal;assignequal=(a==b)?1:0;endmodule测试模块用于检测模块设计是否正确，代码如下：`timescale1ns/1ns//`include"./compare.v"modulet;rega,b;wireequal;initialbegi
菜鸟辉的奋斗史
·
2020-07-13 13:49
初探verilog
【
Verilog
】FPGA驱动Ov7670/Ov7725搭建视频通路（RGB565、灰度图）
一、课题功能指标要求（一）课程目的•加深对数字电路时序的理解；•掌握OV系列摄像头输出时序；•掌握I2C总线时序，以及使用
verilog
驱动三态门的方法；•掌握数字系统设计的方法；（二）设计任务o设计并利用
阿汪先生
·
2020-07-13 12:08
FPGA
【
Verilog
】马里奥小游戏的FPGA实现
经典马里奥小游戏的FPGA实现新年好！祝各位朋友新年快乐！！健康平安！！！代码有部分删减，不影响理解。演示视频.具体过程：按下十字按键的中央按键开始游戏。碰到柱子边界游戏结束。累计平安通过一定数量的柱子障碍，获得积分奖励，可选择继续游戏，失败则成绩全部清零；或直接结束游戏，并存档游戏进度。原理：VGA显示、基本逻辑约束目的：分享、学习、成长、感谢。具体代码片段：`timescale1ns/1ps/
阿汪先生
·
2020-07-13 12:37
FPGA
FPGA（七）：FPGA与modelsim联合仿真之呼吸灯
在上一篇使用
verilog
实现呼吸灯的博客中，里面的代码是结合我冬季学期公教中上发的硬件进行实现的，这里通过quartus13.1和modelsim联合仿真的形式进行验证。
简一cce
·
2020-07-13 12:59
FPGA
Verilog
中关于integer数据类型的惊天发现
先说结果：在
verilog
中，integer型无不定态。在
verilog
中，integer型无不定态。在
verilog
中，integer型无不定态。
Ocean_VV
·
2020-07-13 11:24
FPGA
Verilog
verilog
中，逻辑右移>>、算数右移>>>、以及无符号右移、有符号右移，仿真对比图（右移结果还跟被赋值的位数有关）
(好多资料都是说>>>是逻辑右移，>>是算数右移，但我的仿真结果却不是这样，，，有不对的地方还请大佬指出)1、无符号逻辑右移>>,右移1位，等价于除以22、有符号逻辑右移>>仿真结果跟之前的无区别，但是，我把被赋值位数改变，就会有区别了（不知道为什么）3、将2中的c、d变成6bit看到不同了吧。此时b=10000,带符号右移移位，变成11000，即24，也就是-8，为何跟d的位数有关，就不太懂了。
Ocean_VV
·
2020-07-13 11:24
FPGA
Verilog
时序逻辑电路的建立，保持时间裕量分析
欢迎关注微信公众号：小鱼FPGA先读文章：《寄存器以及建立保持时间，输出延时介绍》先读文章：《初识
Verilog
描述-1》在
Verilog
里，时序逻辑电路即表示如下图所示的电路。
小鱼同学
·
2020-07-13 11:26
IC
FPGA
Digital
IC
FPGA开发流程——小白入手
上图中，prj为工程文件存放目录；rtl为
verilog
可综合代码存放目录；testbench为测试文件存放目录；img为设计相关图片存放目录；doc为设计相关文档存放目录；prj文件夹下还建立了子文件夹
某科大落榜生
·
2020-07-13 10:18
FPGA
Verilog
——基于FPGA的贪吃蛇游戏（VGA显示）
最近在做
Verilog
程序课设，做了一个有关贪吃蛇的小游戏，写一篇博客来记录一下自己的创作过程。大部分的内容直接采用了设计报告的原话，有不足之处还望大家多多指教。
AlexanderHunter先生
·
2020-07-13 10:50
Verilog
中顺序语句的理解
顺序语句是执行完一句再执行下一句，如果有非阻塞就要按照并行处理，再说几个概念：并行，顺序：
verilog
主要的模块之间都是并行执行的，例如各个always之间如果你在一个always中要对a赋值，而在另一个
hi请叫我学霸
·
2020-07-13 07:15
verilog
2018-01-01
VTRCAD流程imageOdinII将
Verilog
硬件描述语言转换为代表异构块的逻辑门和黑盒组成的扁平网表。
ATPX_39a2
·
2020-07-13 06:19
IC设计经典书籍
《
Verilog
HDL高级数字设计》中文版和原著。这本书本人以为是讲
Verilog
方面的最好的一本书，看完此书后，相信大家的code水平会有很大提高。
ivy_reny
·
2020-07-13 06:55
SoC
用硬件描述语言
Verilog
设计一个抢答器
2.设计一抢答器，要求如下：抢答台数为6；具有抢答开始后20s倒计时，20秒倒计时后6人抢答显示超时，并报警；能显示超前抢答台号并显示犯规报警；系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路抢答台号。modulesponder1(clk,rset,start,spon1,spon2,spon3,spon4,spon5
ifreewolf99
·
2020-07-13 05:03
编程
Verilog
实现 #？ 的可综合延迟
首先在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Waitforxxns，需要说明的是该语法是仅仅用于仿真而不能用于综合的。可综合的延时方法有：1、使信号经过逻辑门得到延时（如非门）；2、使用器件提供的延时单元（如Altera公司的LCELL）；注意：当使用多级非门的时候综合器往往会将其优化掉，因为综合器会认为一个信号非两次还是它。虽然不同的厂家的芯片宏单元的结构不同
road-cae
·
2020-07-13 05:59
Verilog
Verilog
HDL二分频代码
Verilog
HDL二分频代码①二分频代码moduleFP2(inputclk,outputregclk_s);initialclk_s<=1'b0;//初始化always@(posedgeclk)//
grace_fight
·
2020-07-13 05:25
FPGA学习
锁存器Latch的电路结构、特点以及如何在用
Verilog
时避免锁存器的生成
锁存器、触发器和寄存器的比较锁存器（latch）：是电平触发的存储单元，数据存储的动作（状态转换）取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。分为普通锁存器和门控锁存器，普通锁存器无控制信号，输出状态始终直接由输入决定。在实际的数字系统中，为了协调各部分的工作，往往需要有一个特定的控制信号去控制锁存器状态转换的时间，在控制信号无效时，输出保持不变
明天20度
·
2020-07-13 05:25
verilog
组合逻辑电路和时序逻辑电路
使用
Verilog
HDL描述逻辑电路通常有3种表达方式：assign、always和门原
tomorrowNeverComes
·
2020-07-13 04:02
Verilog
基于
verilog
的抢答器
功能说明：1，用了3个输入代表抢答按钮，如果想设置更过直接更改；2，初始时倒计时为10s；3，如果倒计时为10s没人抢答，按下复位键，重新开始抢答；4，在倒计时10s内有人抢答，则倒计时停止减一；5，序号显示的是第一个抢答的人对应的序号，其他人抢答无效；6，按下复位键，重新开始抢答。代码如下：`timescale1ns/1ps////////////////////////////////////
a14730497
·
2020-07-13 02:43
FPGA
【
Verilog
HDL 】避免出现锁存器的组合电路描述方式
无论多么复杂的FPGA设计，如果我们将其中具有存储功能的机构（寄存器、RAM、FIFO等）全部拿掉，那么剩下的若干独立数字电路网络则都是纯组合逻辑电路，对应的，我们称FPGA设计中这些具有存储功能的结构为纯时序逻辑电路。在数字电路的世界中，只有两种电路，即组合逻辑电路和时序逻辑电路，而时序逻辑电路中则包含了组合逻辑电路部分和纯时序逻辑电路部分。分析下面这个代码：moduletest(...);..
李锐博恩
·
2020-07-13 01:46
Verilog/FPGA
实用总结区
上一页
107
108
109
110
111
112
113
114
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他