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#Verilog
塞尔达、马里奥等大面积中招，任天堂多款游戏源码泄露
è¤è¨5¨Revolution(§°Wii)èèèReseteraAtheerios4ChanYouTubeè¨è°é褤è¨éèé¤SDK¤¤é§°èBlockdiagram/datasheet
Verilog
Verilog
电脑报
·
2020-07-27 00:00
UVM和System
verilog
笔记总结
UVM是一个方法，是一个平台。UVM-1.2平台提供了：uvm_test/env/sequence/sequencer/driver/monitor/agent、base/comp/tlm/seq/ral/'uvm_fatal/error/warning/info/object_utils/component_utils(extends使用时需要注册)uvm_port/socket/sequenc
Starterman
·
2020-07-26 22:49
笔记
芯片
基于FPGA的卷积神经网络实现（七）数据读写
数据量化（1）数据量化（2）数据读写卷积模块池化、全连接与输出github写在最前面的闲话：前面我们用了很大的篇幅来说如何去做前期准备，实际上，在FPGA实现CNN最难的地方也就在于前期的设计与规划，后面的
Verilog
MasJilwei
·
2020-07-24 16:55
fpga
卷积神经网络
利用D触发器实现任意倍数分频（并使用
Verilog
验证）
利用D触发器实现任意信号分频我们都知道，利用D触发器可以实现分频，并且D触发器实现2的幂次方很容易，只要将它们简单的连起来就可以，那么如何利用D触发器实现任意倍数的分频呢？这里就需要对数电的知识有所了解了，这里就不阐述了，数电书翻一下就有的。这里我举个利用D触发器实现占空比为50%的7分频，看会了这个应该可以自己实现任意的倍数分频了，好了，废话不多说，进入正题。利用D触发器实现7分频原理一般来说要
来不及了，快上车
·
2020-07-16 06:44
FPGA
滑动平均滤波器的
verilog
实现
最方便实现的求均值方法便是滑动平均滤波器，之所以称之为滤波器是因为该算法本身有一种保留低频分量、滤除高频分量的特性。如3点滑动平均滤波器的输出y(n)=[x(n-2)+x(n-1)+x(n)]/3。滑动平均滤波器的频率响应是1。上述示例x(n)的每个取样点权值相同，都为1/3。也可以为每个取样点选择不同的权值，即为加权滑动平均滤波器。FPGA设计在QuartusII开发环境下完成8点滑动平均滤波器
暖暖的时间回忆
·
2020-07-16 06:31
Verilog
设计（二）：分频电路设计
目录1.偶数分频2.奇数分频3.半整数分频分频器是FPGA中常用的设计之一，在FPGA设计中担任重要的角色（时钟对于FPGA电路系统的重要性不言而喻！）。尽管大多数设计中会广泛采用厂家集成的锁相环PLL资源进行分频，倍频和相移（每个厂商Xilinx/Alter等其开发套件会提供各自的IP），但对对时钟要求不高的基本设计还是需要通过自行设计分频相移，可节省锁相环资源。提到分频，对于初学者可定就会想到
风中少年01
·
2020-07-16 05:03
Verilog
分频器
偶数分频
奇数分频
verilog
笔试题
Use
verilog
hdltoimplementaflip-flopwithsynchronousRESETandSET,aFlip-flopwithasynchronousRESETandSET.always
limanjihe
·
2020-07-16 02:03
专业基础笔试&面试积累
verilog
实现SPI从机
大概描述一下，下面的代码包括三个部分，spi_slave：完全可综合的SPI从机，地址0处的寄存器最低位为1时进入读模式，该位为0时是正常的写模式，仿真时定义了10个寄存器；cmd_final：测试代码，用于构建task并发出读写命令，一个SPI伪主机；spi_slave_tb：testbench，将伪主机和从机连接起来。modulespi_slave(cs,sdi,sdo,sck,data,rs
天马行空的博客
·
2020-07-16 01:06
数字电路设计
FPGA算法设计随笔
介绍FPGA是纯粹的硬件设计，当进行算法设计时，
Verilog
综合后的就是硬件逻辑电路。
hhpingyear
·
2020-07-15 23:21
FPGA算法设计
FPGA
算法
Matlab
定点
Altera FPGA LCD1602液晶显示屏封装
以下借用百度文库的LCD1602指令文档LCD1602指令了解完LCD1602的驱动和指令，我们就可以尝试用
verilog
硬件描述语言编写LCD1602液晶屏的封装。
溪江月
·
2020-07-15 20:35
FPGA现场可编程门阵列
Verilog
的数据流、行为、结构化与RTL级描述
Verilog
语言可以有多种方式来描述硬件，同时，使用这些描述方式，又可以在多个抽象层次上设计硬件，这是
Verilog
语言的重要特征。
浩瀚之水_csdn
·
2020-07-15 19:07
嵌入式FPGA相关知识汇总
一个比较简单的D触发器4分频
verilog
程序
转自http://blog.sina.com.cn/s/blog_605fa0af0100djnz.html将两个D触发器级联起来，前一个D触发器的输出做为下一个触发器的时钟输入，就构成了一个由两个D触发器形成的4分频程序，代码如下所示：moduleD_ff_4div(clkin,reset_n,clkout);inputclkin,reset_n;outputclkout;wirein1,in2
alalei_ice
·
2020-07-15 19:02
FPGA
FPGA通过SPI对ADC配置简介（五）-----
Verilog
实现3线SPI配置
上篇介绍了如何利用
verilog
实现4线SPI配置时序，本篇将以AD9249介绍其3线SPI配置的
verilog
实现。3线SPI的时钟产生方式和上一篇的4线SPI相同，这里不在叙述。
小青菜哥哥
·
2020-07-15 19:22
核探测器与核电子学
数据处理
通信
【
Verilog
HDL 】HDL的三种描述方式
当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。结构化描述方式结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通过HDL的形式来描述数字电路都需
李锐博恩
·
2020-07-15 18:10
Verilog/FPGA
实用总结区
Verilog
的三种描述方式（结构化描述、数据流描述、行为级描述）
Verilog
对电路功能的描述有三种方式：结构化描述、数据流描述、行为级描述。三种描述方式抽象级别不同，各有优缺点，相辅相成，需要配合使用。
CLL_caicai
·
2020-07-15 17:45
FPGA/Verilog基础
Verilog
HDL三种基本描述方式-结构化描述
当我们使用
Verilog
HDL代码来描述硬件功能的时候，可采用三种不同方式或混合方式对设计进行建模，这些方式包括：结构化方式—使用门和模块实例语句描述建模；数据流方式—使用连续赋值语句方式建模；行为描述方式
硬件嘟嘟嘟
·
2020-07-15 15:25
FPGA
SPI协议_
Verilog
实现
SPI协议_
Verilog
实现概述：通过
Verilog
代码+仿真的形式来理解SPI的时序，此处只写了主机发送，从机接收的代码，后待续。。。
Terry-M
·
2020-07-15 15:40
协议
System
Verilog
视频学习笔记（3）- Language Basic
LanguageBasic内容来自启芯-System
Verilog
视频==============================================================目录结构
纸上谈芯
·
2020-07-15 12:31
System
Verilog
在
verilog
或者system
verilog
中怎么打印timescale信息
在
Verilog
,System
Verilog
中打印`timescale使用$printtimescale(path)仿真器指令//timescale`timescale1ns/10ps//toptestbenchmodulemoduletb
XtremeDV
·
2020-07-15 12:26
system
verilog
verilog
System
Verilog
和SystemC协同验证环境简单介绍
system
verilog
大家都比较熟悉了，UVM就是基于sv创建的一个验证方法学的库。但是systemc用的就比较少。
XtremeDV
·
2020-07-15 12:26
system
verilog
【
verilog
】
verilog
技巧 · 可综合和不可综合的
verilog
语句
确认
verilog
的可综合性是所有数字前端工程师必备的技能，否则代码根本走不到综合这一步。转载这篇文章的目的就在于此。
harderandbetter
·
2020-07-15 11:21
verilog
verilog
综合
【
verilog
环境】sublime编辑器配置
verilog
语法高亮-解决package download error
前期已经准备好了一整套开发环境，但是唯独缺少一个合适的文本编辑器用于开发
verilog
以及systemveriliog代码。因此我选择sublime。
harderandbetter
·
2020-07-15 11:20
Synopsys全家桶
Verilog
学习：结构要求与循环语句
目录基本要求：模块变量线网型变量wire寄存器类型reg循环语句forever语句repeat语句while语句for语句基本要求：1）
Verilog
HDL程序是由模块组成。
yiyang14
·
2020-07-15 11:52
FPGA编程
Verilog
Verilog
与System
Verilog
学习记录（1）：操作符
if(&a)if(|a)&a表示a信号按位与（即a=111,则&a=1&1&1=1）|a表示a信号按位或（即a=111,则|a=1|1|1）如果结果为1则条件成立；如果a是单bit信号，则a为1条件就成立。^a用法：（1）^a操作就是将a中的每一位按位逐一进行异或，例如a=4'b1010，则b=1^0^1^0=0，由此可以判断a中为1的位数是奇数还是偶数，是一个便捷的操作。（2）快速交换两个整数的
yiyang14
·
2020-07-15 11:52
Verilog
编程
Verilog
与System
Verilog
学习记录（2）：always语句
在
Verilog
中，不管是设计组合逻辑还是时序逻辑，都会使用always块，System
Verilog
细化了always块的使用，添加了always_comb,always_yy和always_latch
yiyang14
·
2020-07-15 11:52
Verilog
编程
Vivado时序仿真波形的保存与读取
如何存储关键数据的方法，属于规模测试验证的手段，但对于
Verilog
的调试过程还不够直观，因为无法确切地了解
Verilog
代码仿真中各个关联信号是如何作用的。
逸璞丷昊
·
2020-07-15 11:19
嵌入式开发
verilog
HDL
关于
verilog
中综合的过程，可综合与不可综合的理解
前言：1）：数字电路设计过程：一：行为级：分析电路功能、性能以及其他兼容性问题，只验证设计功能，不考虑设计的任何时序信息；二：RTL级：寄存器级，只能使用可综合语句结构进行描述三：RTL级综合：把RTL级描述转换为门级电路网表可综合含义：把语言描述变成电路网表，综合软件采用器件库提供的标准单元将RTL级描述转换成门级网表综合过程：一：综合软件读取RTL级代码（可综合的代码），将其转换成门级网表，确
_陌上花开___了吗
·
2020-07-15 09:08
笔记
System
Verilog
LRM 学习笔记 -- 数据类型
一般的System
Verilog
专业书不会全方位细致的讲SV，所以过一遍Accellera的SVLRM还是很有必要的。
wonder_coole
·
2020-07-15 09:28
IC
前端设计
UltraEdit解决
Verilog
高亮问题
一、使用UE编辑显示
Verilog
代码时，对
Verilog
高亮解决方法：1、首先安装ultraedit软件，然后假设你想高亮
verilog
语言，那么你要到ultraedit官网下载
verilog
.uew
wkonghua
·
2020-07-15 09:59
软件技巧解决方案
verilog
generate 生成语句
循环生成1.generate不放在always块中，而是always块等包含在generate中。2.generatefor的名字放在for的begin后面，不要忘记加：3.task不能放在generatefor中，要想实现同样的功能，用子模块循环生成的主要目的是简化我们的代码书写，利用循环生成语句我们可以将之前需要写很多条比较相似的语句才能实现的功能用很简短的循环生成语句来代替。基本语法如下：g
奔跑的技工z
·
2020-07-15 08:48
quartus
Gate Level Simulation (前仿及后仿总结)
#Testbench(
Verilog
/SV,UVM)这时候Testbench需要尽可能多的覆盖各种状况。
「已注销」
·
2020-07-15 08:25
53--FPGA
Verilog
DDS简易信号发生器
`timescale1ns/1ps////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:2020/06/0415:19:44//DesignName://ModuleName:dds_3//ProjectName://
Frosty flame
·
2020-07-15 07:37
FPGA
Verilog
初学者 数字钟
FPGA简易版数字钟之前在学校里任选课上做过一次，因为少上了第一堂课，所以当时连
verilog
最简单的语法都不会，做起来十分痛苦，最后还是参考CSDN上的代码才做起来的。
Frosty flame
·
2020-07-15 07:37
verilog
fpga
FPGA
Verilog
编写的 可调时 数字钟
改进的可调分秒的数字钟经过上一篇文章改进而来moduleCLK(inputsys_clk,inputrst_n,inputkey,//分+inputkey1,//秒+outputreg[5:0]sel_seg,//位选outputreg[7:0]seg_led//段选);localparamMAX_NUM=14'd5000;reg[7:0]sec;reg[7:0]min;reg[7:0]hour;
Frosty flame
·
2020-07-15 07:05
Vivado Hls 设计流程总结
/C++源代码和Directives，相应的输出为IPCatalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的VHDL和
Verilog
钱小波
·
2020-07-15 06:44
高级综合
C/C++
关于
verilog
中if与case语句不完整产生锁存器的问题 分类： FPG...
在很多地方都能看到，
verilog
中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？
weixin_34310369
·
2020-07-15 05:43
verilog
第一个程序：LED闪烁
1//led闪烁测试模块2//使用外部50MHz晶振作为时钟，周期20ns3//亮灭周期1s4moduleled_test1(5clk,6rst_n,7led8);910inputclk;11inputrst_n;12outputled;131415reg[27:0]cnt;//定义一个计数器计时1617always@(posedgeclkornegedgerst_n)18if(!rst_n)19
weixin_34293911
·
2020-07-15 05:02
Verilog
入门——Quartus2基础使用
NewProjectWizard"3、点击Next4、选择工程存储路径5、输入工程名字6、点击Next7、选择fpga类型和型号，根据自己的板子型号选择8、一路Next，直到finish9、到此一个新工程就创建完成了10、新建一个
Verilog
HDL
weixin_34007879
·
2020-07-15 04:17
system
verilog
的接口interface
在
verilog
中每当遇到复杂的模块时，我们都不得不书写一长串端口声明，稍有不慎就会写错，并且难以检查。但在system
verilog
中，接口interface则是避免了这个问题。
weixin_33737134
·
2020-07-15 04:32
verilog
中generate语句的用法
生成语句可以动态的生成
verilog
代码，当对矢量中的多个位进行重复操作时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段
Verilog
代码的时候，使用生成语句能大大简化程序的编写过程
weixin_33690963
·
2020-07-15 04:24
matlab数据导入
verilog
仿真
Matlab中的fopen和fprintf函数可以生成txt格式文件，并将波形数据以%d整数%e实数：科学计算法形式%f实数：小数形式%g由系统自动选取上述两种格式之一%s输出字符串格式存入txt文件，如果以读方式打开，matlab首先搜索工作目录，其次搜索matlab的其他目录，“permission”是打开方式参数。打开方式参数由以下字符串确定：r读出w写入（文件若不存在，自动创建）a后续写入
weixin_30588827
·
2020-07-15 03:21
verilog
中generate用法及参数传递（转）
转自：http://blog.163.com/yunwang2008@126/blog/static/1153145032010628113154604/一：generate
Verilog
-2001添加了
weixin_30509393
·
2020-07-15 03:40
用
Verilog
HDL编写的可调占空比的PWM波形设计
既然是PWM，当然需要占空比可调，我选用的是CycloneII系列的FPGA，使用50MHz的时钟源。开发板如下图：通过开发板上的K2，K1键控制PWM的大小，具体是如何实现的呢？系统采用50MHz的晶振作为时钟源，设定PWM的周期为1ms,也就是说计数器需要计数50000次，计数器一旦大于50000，自动清零，并重新进行下一轮的计数。在这50000次计数中，可以设定n（0=50000)11cou
weixin_30399871
·
2020-07-15 03:16
verilog
中include的用法
Verilog
的`include和C语言的include用法是一样一样的，要说区别可能就在于那个点吧。
weixin_30251587
·
2020-07-15 02:09
modelsim仿真wave中数据变量导出到txt文档
在
verilog
程序中添加相对应的代码即可。reg[7:0]i=0;always@(posedgeclk)beginif(!
weiweiliulu
·
2020-07-15 02:01
FPGA
altera
xilinx
verilog
分频器代码
//偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的//时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循//环下去。这种方法可以实现任意的偶数分频。moduleodd_division(clk,rst,count,clk_odd);inputc
wangdongx40423p
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2020-07-15 02:14
ISE中显示IP核的图形化界面
在学习别人的
Verilog
代码时，常常会遇到人家设置好的IP核，但是自己要用.v文件看，非常麻烦。
csdn熊熊
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2020-07-15 01:34
ise-教程
ip核
图形化显示
vivado设计流程
vivado设计流程分为三部分，输入、综合、实现输入可以为
verilog
/VHDL的.v文件和.vhd文件。综合用到第三方网表EDIF文件和.xdc的约束文件。
魔亦有道
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2020-07-15 01:53
Zedboard学习
vivado入门与提高
fpga中wire和reg的区别（参考网络）
wire表示直通，即只要输入有变化，输出马上无条件地反映；在
Verilog
中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑,只能在assign左侧赋值，
stone_zzuli
·
2020-07-15 00:53
《system
verilog
验证》阅读笔记 -- 面向对象编程基础
类可以定义在任意地方OPP术语类的声明和实例化对象的解除分配使用对象静态变量和动态变量this关键词typedefclass的用法面向对象编程OPP，使用户能够创建复杂的数据类型，并且将数据和使用方法紧密结合在一起。用户可以在更加抽象的层次下，建立测试平台和系统级模型，通过调用函数来执行一个动作(抽象出的模型更容易阅读)，而不是改变信号的电平（太细节）。这样做的好处：1.测试平台和设计细节分开；2
亓磊
·
2020-07-15 00:30
verilog
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