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Linux
#Verilog
明德扬点拨FPGA高手进阶 第一章 软件介绍及安装
1.QuartusII1.1QuartusII介绍QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、
Verilog
HDL以及AHDL（AlteraHardware支持
gjlkgln4534
·
2020-07-30 15:57
看思维导图：一文带你学
Verilog
HDL语言
最为流行的硬件描述语言有两种
Verilog
HDL/VHDL，均为IEEE标准。
Verilog
HDL具有C语言基础就很容易上手，而VHDL语言则需要Ada编程基础。另外
Verilog
嵌入式资讯精选
·
2020-07-30 13:10
XLINUX-FPGA开发-语法篇-
Verilog
HDL-
Verilog
HDL基础知识
大家好，我是Xiaojie，桂林电子科技大学计算机在读硕士研究生，这篇内容主要是给大家分享：XLINUX-FPGA开发-语法篇-
Verilog
HDL-
Verilog
HDL基础知识，接下来进入正题文章目录
XXXXiaojie
·
2020-07-30 13:58
XILINX-FPGA开发
XLINUX-FPGA开发-语法篇-
Verilog
HDL-
Verilog
HDL程序设计语句和描述方式
大家好，我是Xiaojie，桂林电子科技大学计算机在读硕士研究生，这篇内容主要是给大家分享：XLINUX-FPGA开发-语法篇-
Verilog
HDL-
Verilog
HDL程序设计语句和描述方式，接下来进入正题文章目录数据流建模行为级建模结构化建模数据流建模连续赋值语句连续赋值的目标类型主要是标量线网和向量线网两种
XXXXiaojie
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2020-07-30 13:58
XILINX-FPGA开发
Verilog
FPGA
XILINX
VHDL
64点FFT的
verilog
实现
数据存储模块可以用
verilog
二维数组建模2.FFT基本公式如下3.给出算法结构设计以及RTL代码ModelSi
韩荆宇
·
2020-07-30 12:01
数字IC设计
卷积计算的
verilog
代码 CONV.v
//CONVbuildina3*3convolutioncore//for6*6inputdatamoduleCONV(inputwirereset,inputwireclk,inputwireCONV_start,outputregCONV_finish,inputwiresigned[7:0]CONV_iData,outputregsigned[19:0]CONV_oData);regsign
韩荆宇
·
2020-07-30 12:30
数字IC设计
[SV]System
Verilog
学习笔记之struct & union
System
Verilog
学习笔记（四）一、结构体（struct）1.1、结构体声明（struct）结构体声明：结构体默认是变量，也可以声明为线网varstruct {// 通过var进行结构体变量声明
gsithxy
·
2020-07-30 12:01
SystemVerilog
Verilog
-AMS数据类型---wreal
Verilog
-AMS数据类型---wrealWREAL是
Verilog
-AMS支持的一种新的数值模型。WREAL的特殊之处在于它使用有限的浮点数值的点来模拟一条电路工作曲线。
gsithxy
·
2020-07-30 12:01
数模混合电路设计与仿真
[SV]System
Verilog
学习笔记之过程块
System
Verilog
学习笔记（五）一、System
Verilog
过程块、任务和函数1.1.
verilog
通用目的always过程块（proceduralblock）（可综合）always过程块的综合指导方针
gsithxy
·
2020-07-30 12:01
SystemVerilog
Verilog
-A/AMS系统设计与仿真
Verilog
-A/AMS系统设计与仿真
Verilog
-ams是
Verilog
标准的模拟混合信号版本。在开放
Verilog
国际(OVI)下进行标准化。
gsithxy
·
2020-07-30 12:01
数模混合电路设计与仿真
转载：system
verilog
新增的always_comb，always_ff，和always_latch语句
转自：https://www.cnblogs.com/zeushuang/p/7966679.html在
Verilog
中，设计组合逻辑和时序逻辑时，都要用到always：always@(*)//组合逻辑
zhangshuaiisme
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2020-07-30 06:31
system
verilog
system
verilog
verilog
使用
Verilog
实现CRC-8的串行计算
使用
Verilog
实现CRC-8的串行计算项目简述
Verilog
代码如下总结项目简述这也是一道乐鑫的笔试题，这道题题目中给写出了电路图所以会使得代码书写简单，如果没给出相应的电路图只给出生成多项式，那么会使这个题的难度大大增加
朽月
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2020-07-30 06:29
FPGA笔试题
FPGA开发流程和开发前必备知识（Altera芯片
Verilog
开发语言）
2、设计输入：设计开始，首先利用EDA工具的文本或者图形编辑器将设计者的设计意图用文本方式（如
Verilog
、VHDL程序）或者图形方式（原理图、状态图等）表达出来。
理实交融
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2020-07-30 05:57
FPGA
基于FPGA的数字计数器
1.先new一个名为led_count1的
Verilog
HDL
CHu_anZi
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2020-07-30 04:34
代码库_CRC校验
网上的资料很多，但还是意料之中的杂而乱，看着三篇就好，我记得还有个可以生成CRC
verilog
的网页，试了一下，emmm概念：https://www.cnblogs.com/94cool/p/3559585
今天没喝水
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2020-07-30 04:26
代码库
CRC计算原理（基于FPGA）
这里写自定义目录标题CRC计算概述CRC计算参数CRC
Verilog
代码参考网址CRC计算概述概括来说，就是把要发送的数据用二进制表示出来后，后面加上m个0（CRC-32就加32个0，相当于原数据左移32
xiaohu125
·
2020-07-30 04:23
FPGA
FPGA四大常用思想与技巧之一乒乓操作的代码实现分享
FPGA设计的四种常用思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化具体的理论分析请参考这篇大佬的博文：
Verilog
基础知识1（FPGA设计的四种常用思想与技巧之一--乒乓操作）这里想分享下我设计的一段代码
攻城狮Bell
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2020-07-30 03:10
FPGA
乒乓操作
缓存
Verilog
仿真
Verilog
语言实现并行（循环冗余码）CRC校验
1前言（1）什么是CRC校验？CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，接收设备也执行类似的算法，以保证数据传输的正确性和完整性。LFSR计算CRC，可以用多项式G（x）表示，G(x)=X16+X12+X5+1模型可如下图所示。（2）校
weixin_30794499
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2020-07-30 02:31
维特比译码器的
Verilog
设计（一）----维特比译码原理
维特比译码器的
Verilog
设计（一）----维特比译码原理关于维特比译码1.编码过程中的状态转移和网格图表示2.最大似然译码思路3.硬判决与软判决路径度量4.译码过程5.总结近期由于需要，在学习实现一个维特比译码器
vitaxc
·
2020-07-30 02:59
Notepad++编辑器——
Verilog
、代码片段、直接编译
Notepad++是一款精致小巧的编辑器，自带
Verilog
语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写
Verilog
的时间。
恋天的风
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2020-07-30 01:44
FPGA
【FPGA】【
Verilog
】【基础模块】UART
发送：moduleclkdiv(clk_50m,clk_out,reset_n);inputclk_50m;outputclk_out;inputreset_n;regclk_out;reg[15:0]counter;always@(posedgeclk_50mornegedgereset_n)beginif(!reset_n)beginclk_out<=0;counter<=0;endelsei
居然是可以改昵称的
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2020-07-30 01:41
基础模块
FPGA学习
Verilog
实现iic总线协议
初学者笔记，欢迎讨论（虽然大部分时间可能不在线）一、iic总线时序两根线：SDA、SCK1、空闲状态：SDA、SCK为高电平2、开始信号：SCK为高电平期间，SDA产生一个下降沿3、发送数据：SCK为低电平期间，SDA可变SCK为高电平期间，SDA不可改变，发送信号4、应答信号：SDA改为输入（高阻状态，通过使能端改变）下面贴张时序图第一个传输的信号为地址位，这里用的是oled第二个传输的信号为寄
Zccccccc_tz
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2020-07-29 23:06
Verilog
FPGA(一)：用
Verilog
实现流水灯
大三的冬季学期选了工程教育中级，上的内容是fpga相关的东西，目前课程已经上了一大半，进入到大作业项目阶段，上的知识点不是太多，主要还是普及教育为主，很多东西还是需要自己课下花时间认真地自学。写过几个认为还可以拿出来的例子，希望有时间可以一一分享出来供大家参考借鉴，如有错误还请多多指正。这次主要选择流水灯作为自己在FPGA方面的第一篇博客，很多人学习单片机、stm32抑或是FPGA都会有点灯相关的
简一cce
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2020-07-29 23:37
FPGA
基于zybo z720开发板的pca9685的机械臂控制
文章目录设计基础模块说明模块框图参数解释模块详解代码实现Control_setPWM顶层执行模块设计基础pca9685的舵机控制
Verilog
实现IIC主机对从机的写操作(zyboz7板运行代码)模块说明模块框图参数解释输入信号
九幽小班
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2020-07-29 23:06
VIVADO
基于FPGA的电子计算器设计（上）
导读本篇介绍了一个简单计算器的设计，基于FPGA硬件描述语言
Verilog
HDL，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。
FPGA技术江湖
·
2020-07-29 23:06
FPGA项目开发经验分享
fpga
计算器设计
verilog介绍
基于FPGA的电子计算器设计（下）
导读本篇介绍了一个简单计算器的设计，基于FPGA硬件描述语言
Verilog
HDL，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。
FPGA技术江湖
·
2020-07-29 23:06
FPGA项目开发经验分享
基于FPGA的电子计算器设计（中）
导读本篇介绍了一个简单计算器的设计，基于FPGA硬件描述语言
Verilog
HDL，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。
FPGA技术江湖
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2020-07-29 23:06
FPGA项目开发经验分享
简单串行CRC的
verilog
实现
简单串行CRC的
verilog
实现CRC（CyclicRedundancyCheck，循环冗余校验）是数据传输中常用的一种差错控制编码方式，针对要发送的数据帧，使用一些特定的多项式可以计算出CRC校验结果
数字小白
·
2020-07-29 23:48
Verilog
学习笔记 （二）伪随机序列产生器
Verilog
和C语言伪随机序列产生器下面用两种方式产生伪随机序列产生器一、利用LFSR（线性反馈移位寄存器）只要学习过数电知识的应该都不难理解上图时序逻辑电路modulepn_gen(clk,n_rst
锌录
·
2020-07-29 23:16
Verilog
CORDIC算法理论与代码实现
引言：在FPGA的程序员们大多使用的是
Verilog
语言，，在
Verilog
中，运算一般分为逻辑运算（&&，||，！。。）与算术运算（+，-，*，/）。对于用‘/’除、‘%’取余和‘**’幂。”
one_u_h
·
2020-07-29 22:25
闲时了解
CRC校验原理及
verilog
实现
计算方法从计算到原理，更易接受知识准备首先学会模2除法，就是异或操作：看例子按步骤1选择CRC生成多项式，这个一般提供标准如在IBM的SDLC（同步数据链路控制）规程中使用的CRC-16（也就是这个除数一共是17位）生成多项式g（x）=x16+x15+x2+1（对应二进制比特串为：11000000000000101）；而在ISOHDLC（高级数据链路控制）规程、ITU的SDLC、X.25、V.34
rrr2
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2020-07-29 22:23
verilog
实现串并数据CRC校验的四种
Verilog
目录我最推荐最后一种。1、CRC原理2.实现CRC校验的四种程序2.1并行实现2.1.1模二除法实现CRC2.1.2线性反馈移位寄存器LFSR实现CRC2.2处理串行数据2.2.1模二除法实现CRC2.2.2线性反馈移位寄存器LFSR实现CRC1、CRC原理模2运算原理模2加法：不考虑进位，按位加=按位异或---等价于---模2减法：不考虑借位，按位减=按位异或模2乘法：在将各个位乘的结果相加时按
king阿金
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2020-07-29 22:37
CRC多项式注意事项和
Verilog
代码生成
CRC多项式注意事项和
Verilog
代码生成前言CRC如何计算CRC在线生成
Verilog
前言CRC多项式广泛用在通信测试过程中，主要能够快速并且有效的检测数据是否出错，但我在PCIe通信的实际测试中，
WitransFer
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2020-07-29 22:16
Xilinx
PCIe
Verilog
入门
Verilog
入门1关键字1.1modulemodule()…endmodule代表一个模块，我们的代码写在这个两个关键字中间1.2inputoutputinput关键词，模块的输入信号，比如inputClk
wangzhenhua1995
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2020-07-29 21:46
ZYNQ
cordic算法
verilog
实现（简单版）
modulecordic(clk,phi,cos,sin);parameterW=13,W_Z=14;inputclk;input[W_Z-1:0]phi;output[W-1:0]cos,sin;reg[W-1:0]cos,sin;reg[W-1:0]x[8:0],y[8:0];reg[W_Z-1:0]z[7:0];always@(posedgeclk)beginx[0]<=13'h4D;//修
qiyuanxiong
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2020-07-29 21:36
循环冗余校验（CRC）之
verilog
实现
转至：http://www.51hei.com/mcu/3695.html本来是不想写的，是因为自己还没有彻底搞懂唯一的一个环节：软件实现和理论怎么对应。对于我这种黑白是非必须分明的人而言，这是一种折磨。而这周类似的，悬而未决的事情远不止这一件。这些导致这周过得很不爽快，但是我很清楚的明白我必须去面对，去接受，去改变，就像昨晚的欧冠，这么虐心的过程，说不定在最后迎来意想不到的大胜利。循环冗余校验，
neufeifatonju
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2020-07-29 21:04
FPGA
千兆网络PHY芯片 RTL8211E的实践应用（自我总结篇）
其同时负责适配硬件PHY的物理接口，组成物理层的通讯接口;硬件系统的功能可以通过
Verilog
HDL硬件描述语言在FPGA控制器内部来实现。当然也可以在FPGA控制器内，使用FPGA提
livslin16
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2020-07-29 20:04
以太网
FPGA
PHY芯片
CRC算法原理及其
Verilog
实现
http://blog.163.com/fpga_ip/blog/static/2044430242012558747194/一．CRC简介CRC校验是一种在数据通信系统和其它串行传输系统中广泛使用的错误检测手段。通用的CRC标准有CRC-8、CRC-16、CRC-32、CRC-CCIT，其中在网络通信系统中应用最广泛的是CRC-32标准。本文将以CRC-32为例，说明CRC编码的实现方式以及如何
七水_SevenFormer
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2020-07-29 20:09
FPGA基础知识
PYNQ-Z2 初识(九) 单独PL端的简单开发——点个灯＜（＾－＾）＞
文章目录工程的创建一个不包含时钟的工程
verilog
文件约束文件constrain通过vivado生成约束直接写入约束文本生成比特流下载到开发板一个带有时序的工程PYNQ的PS部分可能和大家平时计算机开发流程差不多
豆沙粽子好吃嘛!
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2020-07-29 20:14
PYNQ
QuartusII用自带波形文件做激励进行功能仿真
主要步骤：1.建立工程new->NewprojectWizard2.输入
verilog
文件new->
verilog
hdlfile3.编译Processing->Start->StartAnalyse&Synthesis4
kobesdu
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2020-07-29 20:33
硬件
基于system
verilog
的图像处理验证平台（一） bmp文件解析
article/details/79947314基于FPGA的图像处理中，rtl代码的仿真验证一直是重中之重,之前也在我们的书中《基于FPGA的数字图像处理原理及应用》（电子工业出版社）中提出了基于VC和
verilog
jayash
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2020-07-29 19:19
FPGA图像处理
FPGA
图像处理
system
verilog
testbench
SDRAM驱动篇之简易SDRAM控制器的
verilog
代码实现
在Kevin写的上一篇博文《SDRAM理论篇之基础知识及操作时序》中，已经把SDRAM工作的基本原理和SDRAM初始化、读、写及自动刷新操作的时序讲清楚了，在这一片博文中，Kevin来根据在上一篇博文中分析的思路来把写一个简单的SDRAM控制器。我们在上一篇博文中提到了这样一个问题，SDRAM是每隔15us进行刷新一次，但是如果当SDRAM需要进行刷新时，而SDRAM正在写数据，这两个操作之间怎么
eydwyz
·
2020-07-29 18:15
硬件
verilog
语法知识
标识符标识符由字母、数字、下划线或美刀符号组成，且第一个字符只能是字符和下划线，标识符区分大小写。例子：mux和Mux是不一样关键字123个关键字，always、begin、assign、module、endmodule、and、nan等。注释单行注释：//多行注释：/**/常量之整数-格式:+/-[位宽]'[进制][数字序列]-位宽：缺省的话代表32位，如32‘h5d和’h5d表示的常数是一样的
cainiaoyizhiyang
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2020-07-29 17:08
学习
Verilog
基础知识7（FIFO深度计算）
需求说明：
Verilog
设计内容：第一部分FIFO深度讨论第二部分FIFO深度计算来自：时间的诗第一部分FIFO深度讨论原文：http://comm.chinaaet.com/adi/blogdetail
Times_poem
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2020-07-29 16:19
Verilog基础知识
并行CRC—
Verilog
代码实现
CRC并行
Verilog
1.构造系数方阵F2.计算CRC系数3.计算DATA系数3.1.DATA系数真相4.合并系数5.验证6.其他选项6.1输入翻转6.2预设初值6.3输出翻转+取反7.Matlab生成并行
Shiguang.cc
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2020-07-29 16:09
笔记
基于zedboard编写
verilog
配置ESP8266 wifi模块参考设计
首先说说自己写这篇博客的目的，由于本人是做FPGA的，在实际项目过程中，需要用到wifi模块来传输fpga内的数据，所以考虑在自己的fpga板子（zedboard）上加上一个WiFi模块，查阅了相关资料，找到了这款口碑还不的wifi模块ESP8266。ESP8266简介ESP8266WIFI芯片作为一款价格低廉，功能完备的wifi通信模块，用户利用它可以快速的搭建自己wifi热点，实现数据传输。该
Loving_Qi
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2020-07-29 16:01
CPLD中可读可写寄存器的设计
二、设计实现：(1)
verilog
实现代码如下：//filename=test.v;//author=shin;//date=20191220;moduletest(clk,rst_n,re,we,addr
Shin_Chan
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2020-07-29 16:46
硬件
FPGA学习心得
FPGA学习心得语法、工具的使用流程、实际项目原理
Verilog
语法input、output和inout默认类型是wire型，连续赋值assign语句针对线网变量赋值。
AI-EEer
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2020-07-29 16:03
FPGA学习心得
Verilog
之 LFSR伪随机数
ThelinearfeedbackshiftregisterisimplementedasaseriesofFlip-FlopsinsideofanFPGAthatarewiredtogetherasashiftregister.SeveraltapsoffoftheshiftregisterchainareusedasinputstoeitheranXORorXNORgate.Theoutput
HengZo
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2020-07-29 15:42
Verilog
Verilog
同步FIFO
关键：本文简单说明了FIFO的实现方式，同步FIFO，判断full或者empty方法使用FIFO内容计数器，设置一个变量fifo_cnt记录存储器中数据个数：//判断空满assignbuf_empty=(fifo_cnt==0);//buf_empty若是reg类型则错，不能使用assign持续赋值assignbuf_full=(fifo_cnt==`BUF_SIZE);Implementinga
HengZo
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2020-07-29 15:41
Verilog
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