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#Verilog
Verilog
语言介绍状态机
Verilog
_状态机状态机概念状态机模型状态机设计状态空间定义状态跳转（时序逻辑）下个状态判断（组合逻辑）各个状态的动作状态机概念有限状态机（FSM）在有限个状态之间按一定规律转换的时序电路状态机模型
菜的睡不着觉丶
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2020-08-07 15:39
fpga
11.FPGA_
Verilog
奇分频
功能：根据系统时钟50M，产生一个频率信号为系统时钟的五分频描述：分别通过时钟的上升沿和下降沿产生一个计数到5的计数器，两个计数器再分别产生一个占空比为60%的方波，相与即可。如下图为时序图：modulefreq_division_ji_1(inputwiresclk,inputwirerst_n,outputwiresclk_ji);reg[2:0]cnt_p;reg[2:0]cnt_n;reg
maple_leaf_2
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2020-08-07 15:03
FPGA学习第二课 实现3-8译码器
FPGA学习笔记—第二课本篇将给出完整的工程创建过程，另外给出所有的代码，其中包含必要的注释，可以用于学习
Verilog
HDL语法。
ANTennaaa
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2020-08-07 15:09
#
FPGA
Verilog
练习一【奇数分频器】
练习：实现50%占空比的5分频//5分频，占空比为50%moduleclk_div_5(Clk_in,Rst_n,Clk_out);inputClk_in;inputRst_n;outputClk_out;reg[2:0]cnt,cnt1;regclk_p,clk_n;parameterCNT_M=3'd4,//N-1CNT_N=3'd2;//(N-1)/2always@(posedgeClk_i
Jakcia
·
2020-08-07 15:31
HDL
记
verilog
实现counter的两种if-else表达方式
第一种：always@(posedgeclkornegedgerst_n)beginif(!rst_n)counter_ndl<=16'd0;elseif(cs==WR_SEQ)if(fifo_pop_req)counter_ndl<=counter_ndl-16'd1;elsecounter_ndl<=counter_ndl;elseif(cs==BC_CIRC&&counter_ndl==16
lyfwill
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2020-08-07 15:46
SoC设计
verilog
counter
verilog
实现占空比为1/2的奇数分频电路
最近正在准备找工作，由于是做FPGA开发，所以
verilog
实现技术分频电路是一道经常出现的题目，三分频，五分频电路等等；经过一下午时间总结出了一个通用电路，可以实现任意奇数分频电路。
lujin0808
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2020-08-07 15:59
verilog学习
用
Verilog
语言实现奇数倍分频电路3分频、5分频、7分频
reference:http://blog.chinaunix.net/uid-24765042-id-2585201.htmlhttp://blog.sina.com.cn/s/blog_74da86160100w629.html分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以
limanjihe
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2020-08-07 15:14
专业基础笔试&面试积累
FPGA
FPGA入门到实战-学习笔记
ref：腾讯教育FPGA入门到实战-录播课-上海V3学院https://ke.qq.com/course/66019老师：尤恺元第1课掌握
Verilog
HDL的高级编码知识授课日期：老师以DQ触发器实例
libinglibo
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2020-08-07 15:32
2-3
Verilog
7 段译码器（动态显示）
使用工具：XilinxISE14.7通过时间分频在4位7段数码管中显示2个数字，给人眼一个错觉是同时显示出两个数字。实现原理是轮流向各位数码管送出字形码和相应的位选信号，利用数码管闪烁的余晖和人眼视觉的暂留作用，使人感觉像各位管同时在显示，需要用到FPGA上的clock进行触发，代码如下：modulecode(inputwire[3:0]high_data,inputwire[3:0]low_da
hyhop150
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2020-08-07 14:12
Verilog成长记
FIFO的
verilog
代码
FIFO是英文FirstInFirstOut的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。FIFO的一些重要参数1、FIFO的宽度：也就是英文资料里常看到的THEWIDTH，它指的是FIFO一次读写操作
hemmingway
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2020-08-07 14:58
verilog
的代码约束规范的几个重点说明
约束1、建议给信号名添加有意义的前缀或后缀，命名符合常用命名规范（_clk或clk_表示时钟，n表示低电平有效，z表示三态信号，en表示使能控制，rst表示复位）。2、由parameter定义的常量要求全部字母大写，自己定义的参数、类型用大写标识。3、在module内不应该存在没有驱动源的信号，更不能在模块端口存在没有驱动的输出信号，避免在compile时产生warning。4、不允许出现定义的p
fengxu7
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2020-08-07 13:06
verilog
入门
做一个4选1的mux，并且进行波形仿真和2选1的mux对比，观察资源消耗的变化//module41,选择器（mux）的代码，modulemux41(IN0,//input1IN1,//input2IN2,//input3IN3,//input4SEL,//selectOUT);//outdataparameterWL=16;//输入输出数据信号位宽input[WL-1:0]IN0,IN1,IN2,
bimbamboun
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2020-08-07 12:30
Verilog
实现74138译码器
Verilog
实现74138译码器代码编写首先明确有哪些输入和输出：Enable使能En0En1En2Input输入I0I1I2Output输出O0~O7然后把数据类型用
Verilog
实现：//使能端为三个只有当使能为
偶素雾霾
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2020-08-07 12:49
Mind
Storm
BASYS2开发板初学记录（4）——引脚约束
BASYS2开发板初学记录（4）——引脚约束2017-12-29注：win10系统+软件Xilinx_ISE14.7+开发板BASYS2关键词：FPGABASYS2Xilinx_ISE
Verilog
紧接着上篇
WilliamYuYuYu
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2020-08-07 12:09
fpga例程
verilog
基于BASYS3开发板
Verilog
的计时器实验
基于BASYS3开发板
Verilog
的计时器实验因为Basys3开发板只有4位数码管，而且中间的那个冒号无法显示。所以我们做4位的时间显示，min:sec或者hour:min。
SSG_RULER
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2020-08-07 12:29
Verilog
数字逻辑
Verilog
RTL 新手代码设计 （多路译码器、加法器、乘法器）
6.多路译码器实现3－8译码器，使用case语句实现，注意，一定要把case的情况写全，或者要加上default，代码如下：//moduletopmoduletop(IN,//inputOUT);//outputinput[2:0]IN;output[7:0]OUT;reg[7:0]OUT;//gettheOUTalways@(IN)begincase(IN)3'b000:OUT=8'b0000_
Python_banana
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2020-08-07 12:07
Testbench（激励）文件的编写：
编写testbench文件的主要目的是为了对使用硬件描述语言（
Verilog
HDL或者VHDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。
Paul_Yu_Zhang
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2020-08-07 11:00
FPGA
实例化电路模块并互联
实例化电路模块并互联
Verilog
代码的重要功能之一是实例化电路模块，并且对这些模块进行布线连接每个被实例化的
Verilog
module就如同某个型号的芯片，每对该module的一次实例化，就如同使用了一次该芯片
NueyLi
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2020-08-07 11:21
quartus
Verilog
代码设计入门-输入信号IN进行上跳沿捕获的电路
Verilog
代码设计入门-输入信号IN进行上跳沿捕获的电路软件：Quartus9.1代码如下：————————————————————————————————//moduletop,边沿捕获器代码，moduletop
NueyLi
·
2020-08-07 11:21
quartus
verilog
语言入门 - 多路选择器 2选1 和4选1
多路选择器一，二选一选择器——————————————————————————————//moduletop,选择器（mux）的代码，moduletop(IN0,//input1IN1,//input2SEL,//selectOUT);//outdataparameterWL=16;//输入输出数据信号位宽input[WL-1:0]IN0,IN1;//选择器的两个输入数据信号inputSEL;//
NueyLi
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2020-08-07 11:21
quartus
FPGA入门学习第五天（数码管动态扫描）
学习目的掌控用
Verilog
写一个定时触发的功能掌控数码管的动态扫描原理学习内容让6位数码管显示“123456”（动态扫描）实验平台小精灵开发板QuartusII11.0原理分析我们上一讲讲了数码管的静态显示
Moon_3181961725
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2020-08-07 11:03
FPGA学习日记
循环语句(
Verilog
HDL)
循环语句
Verilog
HDL中提供了4种循环语句，可用于控制语句的执行次数，分别为：Øfor循环：执行给定的循环次数；Øwhile循环：执行语句直到某个条件不满足；Ørepeat循环：连续执行语句N次；
Ding_ding_fly
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2020-08-07 11:57
FPGA
Verilog
常见编码方式：二进制码、格雷码、独热码
Verilog
常见编码方式有：二进制码、格雷码、独热码；三种编码方式各有特点利弊，因此有必要理解比较，以求不同场合的合理选择：目录一、结论：二、详细了解二进制码格雷码独热码比较三、参考一、结论：二进制编码
CLL_caicai
·
2020-08-07 11:08
FPGA/Verilog基础
FPGA从零开始-
Verilog
语法学习笔记（一）
一、组合电路的
verilog
描述1.模块表达module模块名（模块端口名）模块端口和模块功能描述。
xiaopangzi313
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2020-08-07 11:05
06_嵌入式裸机学习
verilog
语言编写4-16译码器
verilog
语言编写4-16译码器@liuchao_L4-16译码器
verilog
源文件modulemy4_16(a,b,c,d,out);inputa;inputb;inputc;inputd;outputreg
数字芯片联合实验室
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2020-08-07 11:44
FPGA-进阶之路
硬件AI
FPGA学习笔记
《基于
verilog
语言的使用FPGA设计》我并不在乎工作中能有多少乐趣，我建议在没有搞清楚你所想要的设计结果之前不要轻易地开始编程。
weixin_30505225
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2020-08-07 10:22
fpga开发
嵌入式
c/c++
verilog
奇数分频器的问题讲解（7分频为例）
先不多哔哔，直接上代码（
verilog
HDL），代码的后面讲原理modulefenpin3(clk,clk7,rst);inputclk,rst;//设置rst的目的是当rst=1的时候给cnt0和cnt1
@韩跑跑
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2020-08-07 10:57
FPGA学习笔记---二进制码、独热码、格雷码分析对比
在
Verilog
学习中常用的编码方式有二进制编码(Binary)、格雷码(Gray-code)编码、独热码(One-hot)编码，对于新手来说，搞不清楚编码为什么要分这么多格式？统一用一种格式不好吗？
qq_511386807
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2020-08-07 10:43
FPGA学习笔记
I2C通信之稳定性问题探讨
所以，首先根据I2C协议要求，用
Verilog
HDL编写了一个I2CSLAVE模块和testbench模块，然后在ModelSimSimulation中进
millyzb
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2020-08-07 10:01
技术类
FPGA学习笔记（一）——初识FPGA
######【该随笔中部分内容转载自小梅哥】#########FPGA（Field-ProgrammableGateArray，现场可编程门阵列），正如其名，FPGA内部有大量的可编程逻辑功能块，使用
verilog
HDL
dongchao6589
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2020-08-07 10:37
FPGA Design with MATLAB,Part 1:Why Use MATLAB and Simulink
简介HDL代码可以来自于MATLABfunction、Simulink模型和StateFlow，能够产生可以综合的VHDL或者
Verilog
RTL级代码，以用于目标FPGA或者ASIC硬件。
吉大秦少游
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2020-08-06 10:28
硬件逻辑与硬件描述
matlab
HDL
Coder
如何用
verilog
HDL来设计3线-8线译码器
这次来设计一个3线-8线译码器：##3线-8线译码器的功能；##如何用always语句、case语句进行逻辑功能的描述。3线-8线译码器功能：（1）实现逻辑函数；（2）实现存储系统的地址译码；（3）带使能段的译码器可用作数据分配器或脉冲分配器。##译码是编码的逆过程，3线-8线译码器可以将n位二进制代码可译成2n种电路状态。译码器框图如下所示。always语句的相关解释：时序控制语句的相关解释：c
susugreen_
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2020-08-06 10:17
如何用
Verilog
HDL设计显示译码器
Verilog
HDL设计显示译码器逻辑原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16
susugreen_
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2020-08-06 10:17
Vivado关联Modelsim进行仿真
Vivado自带的仿真工具VivadoSimulator使用体验不佳，使用当前最流行的
Verilog
仿真工具Modelsim更加高效便捷。
正直的阿康
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2020-08-06 00:26
Vivado
arm
modelsim
vivado
Vivado
Verilog
语言 简易CPU设计
大三下期末的计算机组成课程设计要求完成一个简易的CPU设计，为了这个课设，，，不得不自己下了一个Vivado(心疼流量…)，自己学了一波
Verilog
语言，有点东西，发誓再也不碰硬件的我学者语言就像是乡下人进城一样颤抖
ekiadasb8823
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2020-08-05 15:32
个人学习
verilog
小数分频
在实际应用中，还经常会遇到小数分频。实现小数分频经常采用两种方法。1、方法一用数字锁相环实现，先利用锁相环电路将输入时钟倍频，然后再利用分频器对新产生的高频信号进行分频得到需要的时钟频率。例如要实现5.7分频，可以先将输入的时钟10倍频，然后再将倍频后的时钟57分频，这样即可以精确实现5.7的小数分频。这样的好处可以做到精确分频。但是需要器件包含锁相环电路，但有的FPGA器件内部是不包含锁相环电路
小白来拓荒
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2020-08-05 13:58
FPGA
FPGA
Verilog
串口无限多字节收发+流水灯程序+ModelSim仿真
工作环境(蓝色粗体字为特别注意内容)1，软件环境：Windows7、QuartusII、ModelSimSE、串口调试助手2，硬件环境：开发板:EP2C5T144C8N核心板、USBBlaster下载器发现网上的FPGA学习资料多如牛毛，质量参差不齐，最近正好比较闲，于是花了三天时间，写了一个很好的FPGA例程，集成了串口无限字节收发模块、流水灯模块、ModelSimSE仿真脚本等功能模块，非常适
pang9998
·
2020-08-05 13:47
（9）
Verilog
inout使用方法（FPGA不积跬步101）
在
Verilog
中即为inout型端口。
宁静致远dream
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2020-08-05 13:14
FPGA小试牛刀
Vivado HLS常用优化命令介绍
HLS简介XilinxVivadoHLS工具可以将用户使用C++编写的逻辑自动转化为硬件语言（如
Verilog
或VHDL语言）编写的RTL级硬件逻辑，目的是为了让软件工程师将算法快速部署在FPGA上。
louvinci
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2020-08-05 13:30
在vivado上用
verilog
实现冒泡排序算法
一.要求设计验证冒泡排序算法。给出设计程序、测试程序、时序仿真结果及分析说明。二.冒泡排序原理冒牌排序是将一个数组，按照从小到大进行排列。如下图所示：假设初始数组元素排列为【8、7、6、5、4、3、2、1】。经过一次比较排序后为：经过一轮排序后为：再经过一轮过后为：如此，经过几轮过后，就变为：这就是冒泡排序的流程。三.设计代码modulehomework3(clk,rst,load,data_in
天使之猜
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2020-08-05 13:37
课程作业
Vivado HLS(High-level Synthesis)笔记一：HLS基本流程
前言实验室项目需要，需要将在服务器段跑出的网络参数配置到FPGA上，一种方法是直接利用
verilog
或者vhdl直接去写一个网络的前向传播模型，另一种就是用C/C++来描述网络的前向传播模型，然后利用Vivado
月臻
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2020-08-05 13:31
SNN（Spiking
Neural
Network
脉冲神经网络）
HLS ORB算法设计心得
在HLS上进行ORB算法设计之前，首先需要了解vivado视频流数据处理流程，最好有过相关FPGA用
verilog
进行过相关图像处理开发经验更好，会帮助你快速的理解它的数据处理流程和相关设计实现；然后，
清风飞扬go
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2020-08-05 13:45
一个简单的用户接口转axi lite接口读写BRAM的例子
首先借用开源的axi_master模块，首先我用XHDL工具把VHDL转成了
Verilog
，并将其打包成了IP，名为axi_lite_master_vlog_v1_0。
请叫我冻冻
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2020-08-05 13:52
FPGA
verilog
axi
lite
条件编译命令 `ifdef、`else、`endif 的用法
昨天晚上看了一段代码，其中出现了`ifdef、`else、`endif，一时想不起来这几个关键字的用法的含义，所以今天来实验室就先查了一下，具体用法如下：一般情况下，
Verilog
HDL源程序中所有的行都参加编译
diaoguo3370
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2020-08-05 13:48
基于vivado HLS的帧差图像实现
数学原理：2.vivadoHLS实现VivadoHSL是xilinx公司推出的高层次综合工具，使用C/C++就能实现传统的
verilog
语言进行的开发，降低了开发难度，内置的h
微信公众号：FPGA开源工作室
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2020-08-05 12:00
Vivado中xilinx_courdic IP核(求exp指数函数)使用
由于
Verilog
/Vhdl没有计算exp指数函数的库函数，所以在开发过程中可利用cordicIP核做exp函数即e^x值；但前提要保证输入范围在（-pi/4—pi/4）在cordic核中e^x=sinh
asd741853
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2020-08-05 12:56
Verilog
中条件编译命令`ifdef、`else、`endif详解（用途、用法、仿真）
条件编译在针对不同EDA工具，选择不同激励、根据选择才执行一些功能等场合非常有用，本文对常见条件编译指令进行介绍：介绍了条件编译指令的用途、具体用法，并在此基础上进行必要仿真，验证了分析的正确性；目录一、概念与用途条件编译：用途：二、用法三、仿真四、参考文献一、概念与用途条件编译：显而易见，即只有在条件满足的时候才对这部分代码进行编译，也就是对一部分内容指定了编译的条件：当满足条件时对一组语句进行
CLL_caicai
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2020-08-05 12:00
FPGA/Verilog基础
用ISE14.7引用功能强大的UltraEdit编写
Verilog
对于FPGA初学者来说，使用FPGA编译软件所带的编辑器写代码已经完全够用，但随着工程的不断增大，ISE自带的编辑器用起来显得有点力不从心，所以本文中我将为大家分享一款功能强大的编辑软件UltraEdit。编辑软件有很多，如vim、notepad++以及本文要介绍的UltraEdit简称UE等等。本文将附上windows10上UltraEdit安装教程及开发软件资源链接。阅读全文前，请先点击此链接
hi请叫我学霸
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2020-08-05 10:57
ise
基于FPGA的按键扫描程序
但是单片机程序的编写通常都采用C写，也有用汇编，而FPGA却是采用VHDL或者
Verilog
这种硬件描述语言来编写。初次利用VHDL编写控制程序，最开始就有点反应不过来了。
weixin_30426065
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2020-08-05 04:15
FPGA使用Delta-sigma（ΔΣ）ADC实现PDM音频输出
简书https://www.jianshu.com/p/f5e17ee2fd25文章代码托管在Delta-sigma-ADC-
verilog
。quartus目录内包含SDcard.wav播放示例。
helrori
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2020-08-04 22:46
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