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#Verilog
verilog
中生成块的相关知识
介绍：生成块可以动态地生成
Verilog
代码。这一声明语句方便了参数化模块的生成。
亦可西
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2020-08-09 02:51
笔记
verilog
verilog
中的initial块、always块详细解释
一、两者的关系一个程序块可以有多个initial和always过程块。每个initial和always说明语句在仿真的一开始同时立即开始执行initial语句只执行一次，而always语句则不断重复的活动着，直到仿真结束。但always块语句后面跟着的过程快是否运行，满足则运行一次，满足则运行一次，直到程序结束。一段程序中使用的initial和always语句的次数不受限制，他们都是同时开始运行的
亦可西
·
2020-08-09 02:51
笔记
verilog
基础知识
verilog
里面，always，assign和always@(*)区别
1.always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，也就是所有变量都是敏感列表，不用自己考虑。2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成always#25CLK_50Mhz=～CL
长弓的坚持
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2020-08-09 02:47
我的
Verilog
HDL学习历程（一）
Verilog
基本语法与应避免的问题
作为一个
Verilog
初学者，想在此记录下自己的学习历程。
wjpwjpwjp0831
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2020-08-09 02:22
Verilog
HDL
verilog
fpga
verilog
中always块语句中的寄存器变量自加问题
verilog
中always块语句中的寄存器变量自加问题f=f+1;当我们使用always块语句时，必须要在敏感信号列表里列出来所有需要的量，比如inputa,b,c;regf;always@(a,b,
white_xiaoze
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2020-08-09 02:35
Verilog
- 笔试题（2）
1.下面哪个是可以用
verilog
语言进行描述，而不能用VHDL语言进行描述的级别？
Papa Pig
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2020-08-09 02:15
数字IC笔试面试
FPGA学习——
Verilog
语法
简介（一）概述
Verilog
是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，可表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
_朱坚强
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2020-08-09 02:16
FPGA学习系列
FPGA 学习之路：
verilog
学习第二天
FPGA学习之路：
verilog
学习第二天今天用QuartusII12.1的64位系统来学习，写了最简单1个与门语句，编译通过了，有点小兴奋。
weixin_43951406
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2020-08-09 02:24
Verilog
HDL 锁存器实现
Verilog
HDL锁存器实现目录分类：异步高电平有效异步低电平有效同步高电平有效同步低电平有效（1）异步高电平有效moduleasync_latch_H(inputC,S,//SetQto1,ClearQto0outputregQ
请answer1996
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2020-08-09 02:24
FPGA初学
FPGA时序分析理论篇
1、前言毕业后开始接触FPGA，虽然在学校就学习过
verilog
，但是只是学学开发板的代码，对于时序这块还是接触很少，毕业后第一个项目大量需要时序约束的知识，但是最后也没用上，因为需要时序约束的IP核是老外写的
不等长、等距的差分线
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2020-08-09 01:22
Verilog
实现AD574驱动（有限状态机）
Verilog
实现AD574驱动AD574简介AD574是12位A/D转换器，引脚图如下图1所示：pin3-CS(in):片选低有效pin5-RC(in):状态控制0-转换,1-读数pin6-CE(in
Super-fei
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2020-08-09 01:04
EDA
有限状态机之1001序列检测器
其输入、输出如下所示：输入x：000101010010011101001110101输出z：000000000010010000001000000
Verilog
源码//1001序列检测器modulefsm_seq1001
Super-fei
·
2020-08-09 01:03
EDA
EDA
FPGA
Verilog
Verilog
8位流水线加法器（2级、4级）
Verilog
8位流水线加法器（2级、4级）8位2级流水线加法器程序/*******************8位2级流水加法器*************************/moduleadd8(cout
Super-fei
·
2020-08-09 01:03
EDA
Verilog
小练习- 看时序写代码（09--10）
整理一些简单的根据时序图编写
Verilog
代码的实例，帮助新手学习，老手巩固。每次更新两题，根据难度会挑选一些进行讲解。
Vuko-wxh
·
2020-08-09 01:39
#
Verilog知识专题
Verilog
小练习- 看时序写代码（05--06）
整理一些简单的根据时序图编写
Verilog
代码的实例，帮助新手学习，老手巩固。每次更新两题，根据难度会挑选一些进行讲解。
Vuko-wxh
·
2020-08-09 01:39
#
Verilog知识专题
sublime text
verilog
-automatic插件使用方法
写在前面本文是sublimetext
verilog
-automatic插件使用方法，作为本人使用查阅，附赠链接以及插件的github地址，经过不断试错和尝试，结合github上的说明，已经成功试错。
Vuko-wxh
·
2020-08-09 01:39
#
Verilog知识专题
Verilog
小练习- 看时序写代码（07--08）
整理一些简单的根据时序图编写
Verilog
代码的实例，帮助新手学习，老手巩固。每次更新两题，根据难度会挑选一些进行讲解。
Vuko-wxh
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2020-08-09 01:39
#
Verilog知识专题
Verilog
基础三——语句
一、结构语句1）initial在模块里只执行一次，实际上是不存在的，常用来编写测试文件initialbegin......#20touch_key<=1'b1//#20表示延时20nm后，touch_key拉高2）always一直在不断的重复活动always#10sys_clk<=~sys_clk//产生20nm（50mhz）的时钟信号敏感列表：只有敏感列表里的条件满足时，begin~end之间的
guoyang0709
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2020-08-09 01:19
Verilog
语言之结构语句：if、case
if语句一个if语句通常可以创造出一个2选1选择器，当条件为真时选择一个输入，为假时选择另一个。always@(*)beginif(condition)beginout=x;endelsebeginout=y;endend这等同于连续性赋值语句的条件运算符：assignout=(condition) ?x :y;然而if语句也增加了更多制造错误方式，只有当out总是被赋值时电路才是组合型的。~ht
早睡身体好~
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2020-08-09 01:27
HDLBits
Verilog
语言之结构语句：Always过程块和assign连续赋值语句
数字电路是用线将逻辑门连接起来组合而成的，任何电路都可以用一些模块的组合和赋值语句来表示。但是，有时候这并不是描述电路最为方便的方法。结构语句（Procedures:always,initial,task,function）为描述电路提供了更多的选择。对硬件综合来说，有两种最重要的always块：组合:always@(*)时钟:always@(posedgeclk)组合组合always块等同于as
早睡身体好~
·
2020-08-09 01:27
HDLBits
如何高效的编写
Verilog
HDL——进阶版
博主之前写过一篇文章来谈论如何高效的编写VerlogHDL——菜鸟版，在其中主要强调了使用Notepad++来编写
Verilog
HDL语言的便捷性，为什么说是菜鸟版呢，因为对于新手来说，在还没有熟悉软件和硬件描述语言的时候
weixin_38166557
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2020-08-09 01:55
Verilog
语言之模块层级：模块的实例化
1.例化语法一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。模块实例化语句形式如下：module_nameinstance_name(port_associations);连接信号到模块端口有两种常用的方法将信号连接到端口上：位置和名称。位置通过位置将信号连到端口上的语法应该比较熟悉，因为这是类c语言的语法。当实例化一个模块时，根据这个模块声明时的端口顺序从左到右写下来。举个例子：mo
早睡身体好~
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2020-08-09 01:55
HDLBits
System
Verilog
的概念以及与
verilog
的对比
System
Verilog
语言简介System
Verilog
是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001
Verilog
硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型
weixin_34235135
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2020-08-09 00:30
verilog
if(0) if(1) 小技巧
2019独角兽企业重金招聘Python工程师标准>>>本文主要介绍
verilog
if(0),if(1)给
verilog
进行语法修正的功能。
weixin_33712987
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2020-08-09 00:32
verilog
event 用法
在testbench中，可以使用event变量触发事件。event变量声明为：eventvar;event触发为：->var;捕获触发为：@(var);实例代码如下：eventreset_trigger;eventreset_done_trigger;initialbeginforeverbegin@(reset_trigger);@(negedgeclk);reset=1;@(negedgecl
weixin_30938149
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2020-08-09 00:17
关于
Verilog
中的for语句的探讨
在
Verilog
中除了在Testbench（仿真测试激励）中使用for循环语句外，在Testbench中for语句在生成激励信号等方面使用较普遍，但在RTL级编码中却很少使用for循环语句。
weixin_30919919
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2020-08-09 00:44
基于
verilog
的分频器设计（半整数分频，小数分频：下）
第二种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法。小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数
weixin_30815469
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2020-08-08 23:52
3.1
Verilog
HDL的模块化设计和描述方法
一、模块申明
verilog
HDL设计以模块为基础，以关键字module开始，以endmodule结束，其格式如下：二、模块例化对于模块例化（实例调用）的时候，需要将两个端口的信号连接起来，在
Verilog
HDL
weixin_30767921
·
2020-08-08 23:12
verilog
仿真文件编写
verilog
仿真文件大概框架：·timescale1ns/1ps//但需要时间modulexxx_tb();//仿真文件不需要输入和输出，intputclk;reg[width:0]xx;//根据需求定义激励及位宽度
weixin_30663471
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2020-08-08 23:49
基于
verilog
的FPGA编程经验总结(XILINX ISE工具)
1.用ISE仿真的时候.所用变量一定要初始化.ISE默认初始量为"XXXXX",而Quarters是默认为"00000"的,其实实际上,下到FPGA里后也是默认为0的,只是可以说ISE严谨得令人DT吧.比如说用一个累加器,result=A+B+result,必须保证在某一刻A,B,result都为定值时,之后的数据才不会一直为"XXXXX";2.所有的中间线(就是module间用来传递参数的信号)
weixin_30652491
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2020-08-08 23:16
verilog
中阻塞复制，非阻塞复制，顺序块，并行块之间的关系
这几个概念是不一样的顺序块：顺序块中的语句是按顺序执行的，每条语句中的延迟值是与其前一条语句执行的仿真时间有关。并行块：并行块语句是并行执行的，它里面的每条语句中指定的延迟值都是相对于语句块开始执行的时候。所以顺序块和并行块的区别是，里面每条语句执行的仿真时间，而非具体的阻塞，非阻塞语句。阻塞赋值：在一下条语句执行前，这条赋值语句必须已经完成。非阻塞赋值：当非阻塞性过程赋值语句执行时，计算右侧的表
weixin_30593261
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2020-08-08 23:01
我遇到的Quartus II警告及原因——持续更新
1、Warning(10227):
Verilog
HDLPortDeclarationwarningatPRESS_MODELE.v(29):datatypedeclarationfor"iR"declarespackeddimensionsbuttheportdeclarationdeclarationdoesnot
weixin_30387663
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2020-08-08 23:43
Verilog
-1995 VS
Verilog
-2001
http://www.cnblogs.com/tshell/p/3236476.html2001年3月IEEE正式批准了
Verilog
‐2001标准（IEEE1364‐2001），与
Verilog
‐1995
weixin_30346033
·
2020-08-08 23:04
c/c++
SoC第二讲——使用C语言实现 LED 呼吸灯效果（五）
SoC第二讲——使用C语言实现LED呼吸灯效果（五）这篇文章使用
Verilog
实现LED呼吸灯效果是基于纯数字逻辑来实现呼吸灯的效果，本节介绍采用C语言来实现LED呼吸灯的效果，重点理解如何通过ARM来实现
摆渡沧桑
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2020-08-08 23:44
C语言
SOC设计
基于蒙哥马利实现大数模密的算法的硬件实现
基于大数蒙哥马利的模乘的硬件实现上一篇博客蒙哥马利基2的算法的
Verilog
硬件实现（大数模乘）下面介绍基于蒙哥马利算法实现大数模幂的硬件
verilog
语言实现modulemodular_me_v1#(
摆渡沧桑
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2020-08-08 23:44
数字安全
verilog
中的initial语句
1.每个initial语句和always语句代表一个独立的执行过程，每个执行过程从仿真时间0开始执行并且两种语句不能嵌套使用。所有的initial语句内的语句构成了一个initial块。initial块从仿真0时刻开始执行，在整个仿真过程中只执行一次。如果一个模块中包括了若干个initial块，则这些initial块从仿真0时刻开始并发执行，且每个块的执行是各自独立的。如果在块内包含了多条行为语句
曾以为11
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2020-08-08 22:15
verilog
中的综合与不可综合
非原创，原文：http://www.eefocus.com/initial_wei/blog/12-10/287444_c623b.html1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf
HejaBVB
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2020-08-08 22:35
fpga
verilog
HDL语法总结
verilog
HDL总结(2010-09-1616:38:12)转载▼标签：杂谈分类：EDA1.Assign语句中赋值的变量不能定义为reg型。2Always块里面写的是触发信息。
bangbang170
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2020-08-08 22:21
fpga
verilog
任意小数分频的实现
原理波形module代码testbench代码算法解析参考文档原理假设19/9分频，利用公式(19/9)*(a+b)=2a+3b===>a=8b=1即可以由8个2分频+1个3分频，在8*2+1*3=19个参考时钟周期内，实现19/9分频。优点是算法简单。缺点是占空比不是50%，因为2分频和3分频交叉组合而成，所以周期性抖动较差。总之，用于普通的数字逻辑实现基于频率的带宽精细微调，还是很有用处的。波
亓磊
·
2020-08-08 22:20
verilog
Verilog
学习心得之五-----时钟整数分频
时钟整数分频分为奇数和偶数分频，偶数分频较为简单，假如需要进行偶数为N倍分频，则只需对原输入时钟进行从零开始计数count，当计数值count计数到N/2-1，只需将输出时钟反向即可，RTL代码和测试波形如下：`timescale1ns/1psmoduleclk_div_even(clk_in,rst_n,clk_out);inputclk_in;inputrst_n;outputclk_out;
poirot12
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2020-08-08 22:27
在Ubuntu 18.04 LTS构建RISC-V开发环境（SiFive E310开发环境建立）
早先的RISC-V环境是在Ubuntu16.04上创建的，针对新的Ubuntu18.04LTS的发布，我尝试将原先的RISC-V的全部环境迁移到新的版本上，遇到了一些问题，如无法生成
Verilog
文件等
「已注销」
·
2020-08-08 22:58
RISC-V
verilog
代码中避免出现latch方法
这个在夏宇闻的
verilog
中有讲到。2.即使if-else和case语句都满足if都有else，caes都有default，此时还是有可能出现latch，例如：代码
Jimbo_Zhang
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2020-08-08 21:11
FPGA
每天一点
Verilog
，《高级FPGA设计》学习笔记：for 语句怎么用？
在
Verilog
中，for循环一般用作输入多次有一定规律的赋值语句，以提高设计效率。
teead
·
2020-08-08 21:22
Verilog学习笔记
verilog
代码中的"parameter" "#" "localparam"
Verilog
代码可移植性设计1.参数定义localparam，实例代码如下：moduletm1(clk,rst_n,pout);inputclk;inputrst_n;output[M:0]pout;
snowfoxhxm
·
2020-08-08 21:06
verilog
parameter
localparam
#
Verilog
HDL模块化设计
Verilog
语言也可提供类似的能力，即
Verilog
的任务和函数。它们可以把大型设计模块化，从而使
Verilog
代码更加容易理解。
Sabri_Counter
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2020-08-08 21:12
FPGA
&
verilog
HDL
FPGA、集创赛记录
文章目录比赛历程FPGA创新设计竞赛集成电路创新创业大赛20.2.27拟定短期目标20.3.3python脚本，2x22DmeshNoC测试20.3.10$display，宏定义，自适应规模，
verilog
木兮梓淅伏所伊
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2020-08-08 20:21
NoC路由算法
AIIC学习日记-python篇
2020-2-25numpy入门2020-2-28python环境变量设置、notepad++编辑器2020-2-28notepad++编辑器、pycharm段注释2020-2-29python脚本编写
Verilog
木兮梓淅伏所伊
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2020-08-08 20:49
AIIC
verilog
语言学习之基础篇
表示低电平，也就对应我们电路GND；逻辑1：表示高电平，也就是对应我们电路的VCC；逻辑X：表示未知，有可能是高电平，也有可能是低电平；逻辑Z：表示高阻态，外部没有激励信号，是一个悬空状态数字进制格式
Verilog
心广体胖
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2020-08-08 20:17
自学
verilog
Verilog
基本语法和vivado
目录Vivad下载安装使用教程
Verilog
HDL什么是
Verilog
HDL
verilog
模块的定义编写
verilog
代码词法（可用单词）语法（单词如何组织成有意义的语句）基本结构各个语句(注意末尾加;
LzAm_z
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2020-08-08 20:29
数电
Verilog
中的signed运算
1.纯signed运算modulesigned_op(inputclk_i,inputrst_n,inputsignedcin,inputsigned[3:0]dataa_i,inputsigned[3:0]datab_i,outputsigned[4:0]sum_o);assignsum_o=dataa_i+datab_i+cin;endmodule最后四行都是Decimal格式显示。cin为s
Ambitio-Roc.
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2020-08-08 20:26
HDL语法
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