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Linux
#Verilog
《
Verilog
HDL高级数字设计》学习笔记(Chapter 1)
《
Verilog
HDL高级数字设计》学习笔记第一章数字设计方法学概论1.设计方法简介2.工艺选择第一章数字设计方法学概论 主要介绍数字ic设计流程。
-玄尘-
·
2020-08-08 13:23
学习笔记
转载
Verilog
HDL语言中,#(3,4)含义
文章系转载，原文地址：https://zhidao.baidu.com/question/153894006.html
Verilog
中允许用户通过门延迟来说明逻辑电路中的延迟，此外用户还可以指定端到端的延迟
[email protected]
·
2020-08-08 13:11
FPGA
FPGA笔记（二）
#对FPGA的一些理解经过一周对FPGA的了解，对
Verilog
语法已经有一定的了解了，自己也写了些程序，但是感觉自己写出来的硬件描述语言程序不是那个味儿，就像一段式状态机跟三段式状态机相比一样，在我这所有的逻辑都放在一个
老七_
·
2020-08-08 13:46
FPGA
用Bresenham算法在FPGA上实现小数分频器
Verilog
代码如下：moduledivide
陈硕
·
2020-08-08 13:10
Digital
Circuit
Design
with
Verilog
verilog
写一个简单的仿真文件(readmenh和task用法的简单体现)
仿真是FPGA验证很重要的一环，但是开始的时候由于我们的电路比较简单所以仿真文件的设计也相对简单。那么一旦系统复杂起来，输入的数据也复杂的话，可能就需要用到系统函数$readmemh和$readmemb了，它们可以读取文本的文件然后用来做激励信号等等，或者会用到task函数来循环操作某些赋值。下面给出一个带有$readmemh和task的简单仿真文件来具体说明下：moduleread_test(i
SLAM_masterFei
·
2020-08-08 13:50
FPGA
Verilog
verilog
语言中的@什么意思
verilog
语言中的@什么意思
verilog
语言中的@什么意思
verilog
语言中的@什么意思2012-05-2722:47在英语中@读at，也就是在……的时候，这个小学应该学过，对吧。
stm32f4
·
2020-08-08 13:19
Verilog
初级教程（13）
Verilog
中的块语句
文章目录前言正文串行语句并行语句并行块内包含串行块的情况块名称往期文章回顾前言所谓的块语句，无非就是一组语句，例如在initial或者always中，使用begin…end或者fork…join包裹的语句，都可以称为块语句。块语句有两种：串行语句并行语句下面分别介绍。正文串行语句语句使用begin和end关键字进行包装，并将按照给定的顺序，一个接一个地依次执行。延迟值相对于前一条语句的执行时间进行
李锐博恩
·
2020-08-08 13:08
#
数字设计基础教程
verilog基础教程
Vivado中如何避免信号被优化掉？
刚写了一段
Verilog
代码，辛辛苦苦花了很长时间综合，在debug的过程中，却找不到需要debug的信号了，查看网表发现没有？这种情况是因为我们的某些中间信号被优化掉了。
李锐博恩
·
2020-08-08 13:08
#
Vivado/ISE
区
Verilog/FPGA
实用总结区
Verilog
初级教程（1）认识
Verilog
HDL
文章目录背景正文介绍
Verilog
有什么用途？如何验证
Verilog
设计的功能？
李锐博恩
·
2020-08-08 13:07
#
数字设计基础教程
verilog
testbench
Verilog
初级教程（3）
Verilog
数据类型
主要的数据类型其他数据类型integertime/realtimereal例子
Verilog
的字符串写在最后前言这是本系列的第三篇博文，依然很基础，这个系列文章，主要是在没有其他事情的时候，休闲所作！
李锐博恩
·
2020-08-08 13:07
#
数字设计基础教程
Verilog
中的 function
函数的目的是返回一个用于表达式的值。定义函数的语法：function函数名；begin...endendfunction在这里，可以不定义，如果默认则代表一位寄存器类型数据。1）函数返回的值：函数的定义蕴含声明了一个与函数同名的，函数内部的寄存器，其位数与定义的相同；2）函数的调用：函数的调用是通过将函数作为表达式中的操作数来实现的。例：word=control?{getbyte(msbyte),
李锐博恩
·
2020-08-08 13:36
Verilog/FPGA
实用总结区
FPGA学习
Verilog
第四天
第九章
Verilog
HDL模型的不同抽象级别
Verilog
模型可以是实际电路中不同级别的抽象。所谓不同的抽象级别，实际上是指同一个物理电路，可以在不同的层次上用
Verilog
语言来描述它。
潜在学习
·
2020-08-08 12:11
学生
FPGA学习
FPGA学习
Verilog
第三天
第五章条件语句、循环语句、块语句与生成语句
Verilog
中部分语句与C相似，但也有些与C不同，如块语句、生成语句、csesx和casez等，即使将新概念与硬件结构联系起来、#5.1条件语句（if_else
潜在学习
·
2020-08-08 12:11
学生
FPGA学习
FPGA学习
Verilog
第一天
Verilog
介绍
Verilog
的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。
潜在学习
·
2020-08-08 12:10
学生
DDR SDRAM原理介绍
这篇博文对DDRSDRAM做了粗略的介绍，其中并不涉及DDRSDRAM存储器控制系统具体的
Verilog
控制代码。
小夕nike
·
2020-08-08 12:37
FPGA
【
verilog
】附 操作符
在
Verilog
中负数用其二进制补码表示。-逻辑操作符：逻辑与(&&)、逻辑或(||)、逻辑非(!)。1、计算结果为一位：0假、1真、x不确定。2、一操
JifengZ9
·
2020-08-08 12:25
verilog
Verilog
中的生成块
生成语句可以动态地生成
Verilog
代码。
CuteBaBaKiller
·
2020-08-08 12:16
FPGA
FPGA学习笔记2：
Verilog
的语法要素
Verilog
的语法要素：数据类型、变量和基本运算符号2.1变量的数据类型net（default）▲网络数据类型net表示结构实体（如门）之间的物理连接，它不能储存值，而且必须受到驱动器的驱动。
你们EE出了个傻子
·
2020-08-08 12:02
FPGA
Verilog
FPGA学习笔记1：
Verilog
HDL的整体结构
Verilog
HDL程序是由模块构成的。模块可以进行嵌套，从而将大型数字电路分割成不同小模块的设计。如果每个模块都可综合，则可以通过综合工具转化为逻辑单元描述，最后整合成一个很大的逻辑系统。
你们EE出了个傻子
·
2020-08-08 12:02
Verilog
Verilog
中task使用
使用
Verilog
-2001语法，格式更简洁：
Verilog
1995：UsingtheTaskFunction,CombinePortList,TypeInformation,andTaskBycombiningtheportlistandtypeinformation
HengZo
·
2020-08-08 12:57
Verilog
Verilog
HDL学习笔记
通过连续赋值语句描述了一个名为adder的三位加法器可以根据两个三比特数a、b和进位（cin）计算出和（sum）和进位（count）moduleadder(count,sum,a,b,cin);//定义加法器模块input[2:0]a,b;//输入a,binputcin;outputcount;assign{count,sum}=a+b+cin;endmodule;2.通过连续赋值语句描述了一个名
guo_kk
·
2020-08-08 12:06
Verilog
Verilog
笔记——奇数分频和小数分频
1.偶数分频简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。2.奇数分频奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零，假设计数器计数0~(N-1)/2区间输出低电平，则输出时钟的低电平有(N-1)/2+1个c
DengFengLai123
·
2020-08-08 12:36
笔试面试
Verilog
FPGA
verilog
fpga
Verilog
中fork join与begin end的嵌套使用---testbench的编写
forkjoin中的语句为并执行执行的，为并行语句块。语句之间同时开始，并行执行，虽然无法综合，但是用于testbench的编写时非常有用；此处以自己利用forkjoin编写测试文件的例子入手，对forkjoin语句、beginend语句进行介绍，并展示了beginend于forkjoin相互嵌套用于测试文件的过程；目录一、基础beginendforkjoin实例二、进阶三、参考文献一、基础beg
CLL_caicai
·
2020-08-08 12:33
FPGA/Verilog基础
Verilog
刷题-18-Vectorr
题目描述文字描述Givenan8-bitinputvector[7:0],reverseitsbitordering.图示无代码moduletop_module(input[7:0]in,output[7:0]out);assignout={in[0],in[1],in[2],in[3],in[4],in[5],in[6],in[7]};//下面是参考答案给出的结果//Createacombina
醉翁得乐
·
2020-08-08 12:24
Verilog刷题
Verilog
中的Latch
Latch介绍功能描述Latchesarelevel-sensitive(notedge-sensitive)circuits,soinanalwaysblock,theyuselevel-sensitivesensitivitylists.However,theyarestillsequentialelements,soshouldusenon-blockingassignments.AD-la
醉翁得乐
·
2020-08-08 12:24
Verilog刷题
Verilog
Latch
【FPGA学习笔记】
Verilog
语言的模块化设计
可以把系统划分成几个功能模块，每个功能模块再划分成下一层的子模块；每个模块的设计对应一个module，一个module设计成一个
Verilog
程序文件。
米多奇米饼
·
2020-08-08 12:45
FPGA
Verilog
学习笔记基本语法篇（四）·········块语句
http://www.cnblogs.com/SYoong/archive/2016/09/08/5852128.html块语句是指将两条或者两条以上的语句组合在一起，使其在格式上更像一条语句。块语句分为两种：1）用begin_end语句，通常用来标识顺序执行的语句，用它标识的块称作顺序块；2）用fork_join语句，通常用来标识并行执行的语句，用它标识的块称作并行块。A）顺序块begin语句1
xs1326962515
·
2020-08-08 12:41
Verilog
五分钟快速过完
Verilog
HDL基本概念(1)
Verilog
既是一种行为描述的语言也是一种结构描述语言。
Verilog
模型可以是实际电路的不同级别的抽象。这些抽象的级别包括：系统级(system):用高级语言结构实现设计模块的外部性能的模型。
只是有点小怂
·
2020-08-08 12:09
fpga我来了
闲来鬼扯
Xilinx Artix-7 FPGA快速入门、技巧与实例连载8——FPGA进阶之路
这个阶段，不仅要初步了解FPGA是什么、能做什么等基本的理论；更重要的是要学会HDL语言（
Verilog
或VHD
Nuoson聪
·
2020-08-08 11:36
fpga
学习FPGA
verilog
语言笔记
第二天，继续在QuartusII12.1版本上学习
verilog
，第一个逻辑是学习二选一。还在学习如何在仿真界面演示波形。。欢迎使用Markdown编辑器你好！
weixin_43951406
·
2020-08-08 11:59
SoC第二讲——使用C语言通过GPIO驱动点亮LED灯（四）
一、PL部分控制LEDPL部分的
verilog
代码如下所示：在博
摆渡沧桑
·
2020-08-08 11:22
C语言
SOC设计
【FPGA】学习笔记—{
Verilog
}—{二、
Verilog
语言要素}
【FPGA】学习笔记—{
Verilog
}—{二、
Verilog
语言要素}2.1概述 1、空白符(WhiteSpace) 2、注释(Comment) 3、标识符(Identifier) 4、关键字(KeyWord
#Methadone
·
2020-08-08 11:22
FPGA
FPGA学习笔记(三)——
Verilog
HDL基本语句
FPGA学习笔记(三)————
Verilog
HDL基本语句文章目录FPGA学习笔记(三)————
Verilog
HDL基本语句1.过程语句initial语句always语句2.块语句begin--end串行块
DID 迪
·
2020-08-08 11:02
FPGA
Verlog HDL学习笔记1——
Verilog
HDL的基本单元模块
个人博客：https://www.lhbat.com参考资料：
Verilog
数字系统设计与FPGA应用
Verilog
HDL系统的设计步骤：1.把系统划分成模块2.规划各模块的接口3.对模块的编程并连接各模块的系统设计
lhbat
·
2020-08-08 11:25
Verilog
HDL程序设计
学习笔记：FPGA设计
Verilog
基础(一）——
Verilog
代码规范
一、
Verilog
的背景介绍现代专用集成电路的设计是借助于电子电路设计自动化（EDA）工具完成的。学习和掌握硬件描述语言（HDL）是使用电子电路设计自动化（EDA）工具的基础。
马大哈先生
·
2020-08-08 11:25
基本常识
关于
Verilog
中begin-end & fork-join
转载：http://blog.sina.com.cn/s/blog_6c7b6f030101cpgt.htmlbegin-endandfork-joinareusedtocombineagroupofstatementsinasingleblock.Generalsyntaxwithbegin-endisasfollows:type_of_block@(sensitivity_list)beg
万_大_帅
·
2020-08-08 11:42
FPGA
Verilog
-always语句
always语句总是循环执行,或者说此语句重复执行。只有寄存器类型数据能够在这种语句中被赋值。寄存器类型数据在被赋新值前保持原有值不变。所有的初始化语句和always语句在0时刻并发执行。下例为always语句对1位全加器电路建模的示例，如图2-4。moduleFA_Seq(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;regSum,Cout;regT
Tiger-Li
·
2020-08-08 11:11
FPGA
Verilog
HDL（二）：行为级建模的结构（initial和always）、begin、fork、时间控制
1.行为级建模的结构（1）基本语法格式module（）模块端口说明；[参数定义]；//用关键词“parameter”实现数据类型说明；//默认为线网类型“wire”过程块（initial过程块或always过程块，可以有一个或多个）连续赋值语句；//有关键词“assign”开头[任务定义（task）]；[函数定义（function)]；endmodule（2）initial和always过程块的区
兜-兜
·
2020-08-08 10:03
Verilog
HDL
FPGA学习：
Verilog
基本语法
前言这学期的数电课进行了很大的改革，要求学生使用FPGA开发板进行课内实验，还有专门的数电实验课，课程结束后还有为期两周的课程设计，近几年，由于深度学习、异构计算等的兴起，FPGA的地位也是显著上升，FPGA强大的并行计算能力决定了它极高的上限，当然对设计人员的要求也是很高的。本来我是不怎么想学FPGA的，但是学校这么安排，而且自己看了看也觉得有点意思，所以学一学也是挺不错的，说不定会有什么用处呢
爱吃肉的大高个
·
2020-08-08 10:30
FPGA
FPGA学习
Verilog
第二天
3.2数据类型及其常量与变量
Verilog
有四个基本的数据类型，它们是：reg型、wire型、integer型和parameter型。
潜在学习
·
2020-08-08 10:06
学生
FPGA学习
【FPGA】学习笔记—{
Verilog
}—{一、
Verilog
设计初步}
【FPGA】学习笔记—{
Verilog
}—{一、
Verilog
设计初步}1.1
Verilog
简介1.2
Verilog
模块的结构1.2.1
Verilog
程序的特点1.2.2
Verilog
程序的4个主要部分
#Methadone
·
2020-08-08 10:44
FPGA
Verilog
找出任意六个数中的最大、次最大和第三最大值以及三个数对应的序号
思路：1、把六个数看成是两组的3个数2、对每组的三个数进行从大到小的排序3、找出有序的两组数中最大、次最大和第三最大值//模块1：对三个数按照从大到小排序//例：若i_t_1st_max=20i_t_2nd_max=5i_t_3th_max=30i_Num_t_1st_max=1i_Num_t_2nd_max=2i_Num_t_3th_max=3则o_all_1st_max=30o_all_2nd
zhenzhen90
·
2020-08-07 22:39
FPGA
verilog
六个数找最大次最大和第三最大
三个数排序
verilog
程序，ISE 10.1环境下，综合出错“ this signal is connected to multiple drivers.”
ISE调试手记，问题总结与解决（2）：背景：Xilinx公司的FPGA，ISE10.1开发环境，
verilog
HDL语言问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下：
zhenzhen90
·
2020-08-07 22:39
FPGA
verilog
testbench中 文本读写的操作
对文件操作时注意文件数据格式和是否带符号modulenr_decoder_topv2_tb;//Inputsregclk;regi_rst_n;regi_start;regi_frame_flag;regsigned[7:0]i_nrdata;//Outputswiresigned[7:0]o_nr_decoer;wireo_frame_flag;wireo_16decoder_finish;wi
zhenzhen90
·
2020-08-07 22:39
FPGA
verilog
代码风格——PN序列产生代码
在编写
Verilog
代码时注意以下点：1、同一个模块中不同变量的赋值放在不同的always块里（这样可以便于程序的调试），一个always块的代码尽量不要超过十行。
zhenzhen90
·
2020-08-07 22:39
FPGA
ModelSim波形仿真指南
ModelSim波形仿真指南首先，新建工程，接着按提示建立两个或多个
Verilog
文件。里面必须要有一个测试文件，它用于给模块提供输入。下面两个图片即为这两个文件的源码。
Imxsai
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2020-08-07 22:54
verilog
写的三分频
笔试的时候有一道题目要求设计三分频电路，晕，想了半天想不出来，回到宿舍里才动手写了出来，如下：其实3分频电路有很多种方法，这里选用其中一种：先求出两个占空比为1/3的频率波形，注意分别为上升沿触发和下降沿触发，最后两个信号波形进行或运算，代码如下：modulesan(inputclk,inputrst,outputclk_3);reg[1:0]cnt;reg[1:0]cnt1;regclk1;re
yurongjie135
·
2020-08-07 22:50
FPGA
verilog
简单分频程序
偶数分频最简单二分频，在输入时钟上升沿翻转即可。N分频（N为偶数），计数器计数到N/2-1翻转。如进行4分频，count=4/2-1=1时翻转，6分频计数器计到2翻转。程序如下，经过实测验证，正确。时序如图：可以看出，从36到42是一个周期，6分频（42-36=6）奇数分频如三分频，对计数器进行模三翻转，即计数到1和2进行翻转，可以得到占空比为1/3或2/3的3分频时钟，程序如下：时序结果如图所示
xie2012302700054
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2020-08-07 22:04
vivado
FPGA/
verilog
学习笔记（3）——
verilog
程序框架
文章目录一、注释二、关键字三、
Verilog
程序框架1.模块（1）基础概念（2）定义一个模块（3）功能定义的三种方法（4）模块的调用2.结构语句（1）initial语句（2）always语句（3）组合逻辑电路和时序逻辑电路
云端FFF
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2020-08-07 22:42
FPGA/verilog
FPGA学习笔记（1）
之前虽说有学习FPGA(主要是
verilog
)，但真正的具体应用还是少，基本是在修改师兄的代码。然后最近也一直在学习c和python，所以好久没看
verilog
了。
江之以离
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2020-08-07 21:34
FPGA
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