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#Verilog
Verilog
基础模块
Verilog
经典设计模块3-1半加器的
Verilog
描述moduleh_adder(A,B,SO,CO);inputA,B;outputSO,CO;assignSO=A^B;assignCO=A&B;
柠檬馅
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2020-08-07 21:29
VCS-入门脚本（Tcl）编写
Sourcecode在terminal中输入vimMakefileMakefile中源文件如下.PHONY:comcovcleandebugOUTPUT=cpu_top#compilecommandVCS=vcs-s
verilog
数字芯片联合实验室
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2020-08-07 21:04
EDA工具使用
verilog
语言中顺序执行和并行执行的理解
顺序块：关键字begin-end用于将多条语句组成顺序块。顺序块具有以下特点:(1)顺序块中的语句是一条接一条按顺序执行的，只有前面的语句执行完成之后才能执行后面的语句(除了带有内嵌延迟控制的非阻塞赋值语句)。(2)如果语句包括延迟或事件控制,那么延迟总是相对于前面那条语句执行完成的仿真时间的。在[例5.9]中进一步给出了两个顺序块语句的例子。顺序块之中语句按顺序执行，[例5.9]的说明1中,在仿
数字芯片联合实验室
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2020-08-07 21:33
硬件AI
Josh 的学习笔记之
Verilog
（Part 1——初识 HDL 设计方法）
文章目录1.设计方法的变迁2.
Verilog
语言的特点2.1
Verilog
的由来2.2
Verilog
和VHDL2.3
Verilog
和C3.HDL的设计与验证流程3.1系统与功能模块定义（系统与功能模块级
Josh Gao
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2020-08-07 21:47
电子/通信工程师的修养
#
Verilog
HDL
Verilog
奇偶分频电路的总结
1、偶数分频偶数倍分频相对简单，可以通过计数器对预分频的脉冲沿计数实现，如果要进行N倍（N为整数）偶数分频，可由预分频的时钟触发计数器计数，当计数器从0计数到N/2—1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数，以此循环下去。分频的主体程序如下：modulefreq_div_even(inputclk_in,inputreset,outputregclk_out);r
weixin_43343190
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2020-08-07 21:09
FPGA学习
XILINX FPGA和CPLD引脚约束步骤
CoolrunnerIICPLD系列的XC2C32A，找到floorplanIO-Pre-Synthesis双击打开之后出现下图，显示了引脚的各种约束状态，这些引脚约束当然是与你的编程代码是一致的：例如：你的
Verilog
TianMa行空
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2020-08-07 21:01
fpga/cpld
数字部件设计实验二、使用
Verilog
语言实现3-8译码器和4-2编码器
使用
Verilog
语言实现实现3-8译码器和4-2编码器3-8译码器3-8译码器实现代码4-2编码器实现代码最后3-8译码器3-8译码器实现代码设计文件代码：moduledecoder3_8(in,out
Tele-tubby
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2020-08-07 21:20
FPGA作业3.2：通过例化设计3-8译码器
2.点击file-new新建
verilog
HDLfile，输入程序代码，以“lab22.v”的名字保存，如图所示：然后右键“lab22.v”，选择“createsymbolfilesforc
CheuGen54
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2020-08-07 20:58
FPGA
计算机组成原理实验之八位比较器
verilog
实现
Verilog
代码`timescale1ns/1ps///////////////////////////////////////////////////////////////////////////
Zexe
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2020-08-07 20:56
计组
Verilog
实现4位数码管动态显示（FPGA）
本文提供了在Basys2开发板上实现4位数码管动态显示的代码，并在ISE13.4_1上调试通过，下载到开发板后可实现将8个SW输入的两位十六进制数对应的8421BCD码，显示在数码管上。首先，是以十六进制数显示。比如，在8个开关SW上输入2FH，四个数码管从左到右显示0215。以下为代码：modulex7seg_1(inputwire[3:0]high_data,inputwire[3:0]low
使弓弦
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2020-08-07 20:47
Verilog
Verilog
3-8译码器
简介：用
Verilog
实现一个3-8译码器。可分别用结构描述和行为描述的方式实现，目的是比较两种方式在实现目标电路时的优劣性。
田野麦子
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2020-08-07 20:06
FPGA相关
Verilog
上升沿检测信号及触摸按键控制led亮灭
功能：实现触摸按键来控制led灯的亮灭。核心代码：经典的上升沿检测信号脉冲的获得//上升沿检测信号脉冲assigntouch_en=(~touch_reg1)&&touch_reg0;always@(posedgesys_clkornegedgesys_rst_n)beginif(!sys_rst_n)begintouch_reg0<=1'b0;touch_reg1<=1'b0;endelsebe
Bronceyang131
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2020-08-07 20:21
Verilog
学习
quartus
ii
使用
Verilog
实现FPGA偶数/奇数分频电路设计并使用modelsim仿真
一、设计要求编写
Verilog
HDL程序，实现如下功能：输入时钟信号和复位/信号，实现4分频/5分频，占空比为1:1.二、设计思路1.偶数分频假设为N分频，计数到N/2-1时，时钟翻转、计数清零，如此循环就可以得到
weixin_34268843
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2020-08-07 20:02
【黑金原创教程】【FPGA那些事儿-驱动篇I 】实验二十六：VGA模块
此刻，澎湃之情不容怠慢，请怒笔者不再回忆往事，失忆者请复习《
Verilog
HDL那些事儿》，笔者虽然也想
weixin_34233679
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2020-08-07 20:21
跟着我从零开始入门FPGA（一周入门XXOO系列）-1、
Verilog
语法
1、假设读者对硬件数字电路熟悉，比如自己可以用74芯片做跑马灯2、C语言都比较熟悉，因为下面用的
Verilog
语言就跟
weixin_34195364
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2020-08-07 20:41
verilog
实现奇数倍分频
verilog
实现奇数倍分频在学习FPGA的过程中，最简单最基本的实验应该就是分频器了，同时分频器也是FPGA设计中使用频率非常高的基本设计之一，尽管在芯片厂家提供的IDE中集成了锁相环IP，如altera
weixin_33816300
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2020-08-07 20:38
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--GUI系统（二十五）（大结局）...
声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/6.3实验二十四：GUI系统终于写到这本笔记的尾声了，在6.1章和6.2章，笔者所建立的系统都是由几个接口东拼西凑组合而成，那并非“系统建模”的主要意义，而是一个概念而已。在这一章笔者用另一种概念，一种更接近“
??yy
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2020-08-07 20:56
verilog
时钟分频设计
verilog
代码如下，其中W
weixin_30719711
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2020-08-07 19:09
FPGA学习笔记之格雷码、边沿检测、门控时钟
二进制转格雷码我们观察下表：二进制码格雷码0000010110111110二进制码表示为B[]，格雷码表示为G[]，则有G(i)=B(i),i为最高位G(i-1)=B(i)xorB(i-1),i非最高位用
verilog
weixin_30670925
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2020-08-07 19:02
Verilog
实现同步FIFO
作为实现RS232串行通信的
Verilog
实现的预备工作，使用
Verilog
实现了同步FIFO的功能，其代码段如下//thisprogramsegmentrealizethefunctionoffifoIPcore
weixin_30664051
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2020-08-07 19:01
静态程序编译链接与装载（四）ELF程序如何执行
而
verilog
提供了$memreadh系统函数，可以将hex文件，直接载入到memory中。因此只要将ELF文件，转化成hex文件即可。
weiqi7777
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2020-08-07 19:01
其他
任意奇数分频器的实现。
从网上找到一段感觉写的很不错的
verilog
，任意奇数分频器的实现。//任意奇数分频器，只需要将n改为你想要的奇数即可。
wangyanchao151
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2020-08-07 19:09
fpga
数字电路基础知识——组合逻辑电路（译码器的设计、BCD译码器、3-8译码器）
加法器参考：数字电路基础知识(四)加法器-半加器、全加器与超前进位加法器并用
Verilog
语言设计简单的组合逻辑电路，如2-4译码器、BCD译码器。
摆渡沧桑
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2020-08-07 19:33
数字电路基础
数字IC设计-FPGA
Verilog语言
Verilog
中 reg和wire 用法和区别以及always和assign的区别
1、从仿真角度来说，HDL语言面对的是编译器，相当于使用软件思路，此时：wire对应于连续赋值，如assign；reg对应于过程赋值，如always，initial；2、从综合角度，HDL语言面对的是综合器，相当于从电路角度来思考，此时：wire型变量综合出来一般情况下是一根导线。reg变量在always中有两种情况：（1）always@（aorborc）形式的，即不带时钟边沿的，综合出来还是组合
tom9544
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2020-08-07 19:25
FPGA/CPLD
如何写一个仿真文件——testbench
如下图所示，仿真模型就好比是"一道菜"（
Verilog
desi
瓜大三哥
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2020-08-07 18:29
FPGA仿真
fpga
verilog
Verilog
实现全并行比较算法
##1.原理传统的排序方式是两两之间顺序进行比较，而全并行算法是基于序列中随意两个数进行比较，所以会消耗比较多的比较器。这正诠释了FPGA中面积换取速度的思想。原理如下：（1）第一个时钟周期，将其中一个数据和其他数据在一个周期中比较。（2）第二个时钟周期，将每个数据和其他数据比较后的加过进行累加。（3）第三个时钟周期，将每个数据根据自己的得分赋值给新的数组。##2.优缺点###2.1优点并行比较排
瓜大三哥
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2020-08-07 18:29
FPGA算法
FPGA中各种分频的
verilog
编写
verilog
代码如下：modulediv_clk(clk,reset_n,div_clk_pos,div_clk_neg,div_clk_2_N);inputclk;inputreset_n;outputregdiv_clk_pos
gffsky1990
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2020-08-07 18:45
FPGA
verilog
HDL
Verilog
的奇偶分频
这里参考了两个博客，内容大体相同。https://blog.csdn.net/u014183456/article/details/76695465https://www.cnblogs.com/Fun-with-FPGA/p/4700631.html但是要说一点，这两个博客在介绍奇数分频时，都说了一段话：“对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进
tushenfengle
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2020-08-07 18:19
FPGA_verilog
Verilog
任意整数分频电路
//`defineN5modulediv_N(inputCLK,//基准时钟outputCLK_div_N,//N分频后得到的时钟inputrst);wire[31:0]N=5;//★N为分频系数,N≥2即可,N的值为CLK除以CLK_div_N后取整(四舍五入)/********************产生备用时钟1***************/reg[31:0]cnt1;regCLK_div
Jimbo_Zhang
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2020-08-07 18:32
FPGA
verilog
二分频代码&
verilog
三分频代码
verilog
二分频代码&
verilog
三分频代码2009-05-3113:411.二分频首先要明白，二分频分的是输入时钟的频率，即CLK的频率。
supenman_mwg
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2020-08-07 18:51
Verilog
学习笔记（1）实现各类分频器
1.偶数分频器偶数分频器的实现较为简单，用计数器即可实现//偶数分频器示例，20分频即N=10，占空比50%moduleFre_div_even(inputclk,inputrst_n,input[3:0]N,//N=分频倍数/2outputregclk_out);reg[3:0]cnt;always@(posedgeclkornegedgerst_n)beginif(!rst_n)begincn
stringYY
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2020-08-07 18:32
Verilog逻辑设计
verilog
编码器及七段译码器设计及仿真
步骤在modelsim中新建工程并添加
Verilog
文件后编写代码；编译并仿真得到波形图；在quarters中新建工程并将
Verilog
源文件添加进去，编译并运行；设置管脚并连接试验箱进行测试。
积极向上热爱学习
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2020-08-07 17:04
数字设计
FPGA学习笔记（一）------流水灯
遇到的问题：1、Error:Top-leveldesignentity“simulate”isundefined
verilog
文件（.v）里的模块名和顶层实体名(Top-leveldesignentity
祥玉汪
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2020-08-07 17:08
FPGA
超过飞飞系列-ZYNQ之FPGA学习3.5IP核之PLL实验（基于正点原子ZYNQ）
VHDL、
verilog
不是程序，是硬件描述语言。（此段来源于网络，通俗易懂）7系列的FPGA使用了专用的全局（Global）和区域（Regional）时钟资源来管理和设计不同的时钟需求。
飞飞要我要在你上面
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2020-08-07 17:42
ZYNQ
[
Verilog
][初学]语法基础（4）程序框架：功能定义以及元件例化
做一些关于
Verilog
的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教1.功能定义首先搬上一份原子哥的流水灯代码便于对照moduleflow_led(inputsys_clk,//系统时钟inputsys_rst_n
Johnlllee
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2020-08-07 17:01
verilog
Verilog
学习笔记（2）结构及数据类型
一、
Verilog
模块的结构moduleblock1(a,b,c,d);//端口信息inputa,b,c;outputd;//I/O说明wirex;//内部信号声明assignd=a|x;assignx
真正的大咸鱼
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2020-08-07 17:34
Verilog基本语法概念
verilog
学习笔记（1）基础概念
一、
Verilog
模型的基本概念用
Verilog
描述的电路设计就是该电路的
Verilog
HDL模型，也称为模块。
真正的大咸鱼
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2020-08-07 17:34
Verilog基本语法概念
关于同步fifo空满信号的讨论
今天突然想手写一下同步fifo的
verilog
代码，但是突然想不通fifo的空满信号应该在什么时候拉高了。
qq_38445952
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2020-08-07 17:15
同步fifo
verilog
同步FIFO
FPGA学习笔记——VGA
正文参考《
Verilog
HDL那些事儿建模篇》而作。VGA分为VGA硬件接口和VGA协议。VGA硬件接口没什么。下面先介绍VGA协议。
奇点点点点
·
2020-08-07 17:38
fpga
FPGA学习笔记——计数器IP核
四：在左面找到Arithmetic,打开它，找到LPM_COUNTER；右边语言选择
verilog
HDL，选择语言下面是选择要输出的文件名字，可以在自己设定的路径下新建一个扩展名为.v的文件，然后选择它为要输出的文件
奇点点点点
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2020-08-07 17:38
fpga
学习笔记：FPGA设计
Verilog
基础(四）——
Verilog
各部分的写法
1、
verilog
的程序module模块名（inputwire端口名；outputreg端口名；//端口定义+I/O说明+内部信号声明）；....
马大哈先生
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2020-08-07 17:27
基本常识
verilog
实现简单奇偶分频
分频在fpga设计中一直都担任着很重要的角色，实现偶数分频可通过一个简单计数器实现，而如果需要三分频，五分频，七分频等等奇数类分频，一个计数器是不够的，下面我会介绍可以实现偶数分频和任意奇数分频的方法，偶数分频和奇数分频都是利用计数器来计算，但是奇数分频跟偶数分频不一样的地方是奇数分频利用了两个计数器来实现。1.偶分频偶分频比较简单，假设为N（偶数）分频，只需计数到N/2－1，然后时钟翻转、计数清
topf002
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2020-08-07 16:12
FPGA
FPGA学习笔记（一）——
Verilog
语法
设计中不用的语法initial（设计时不用，仿真时使用）task/function（设计不用，仿真时很少用）for/while/repeat/forever（设计不用，仿真很少用）integer（设计不用）模块内部不能有X态、Z态，内部不能有三态接口casex/casez（设计不用，仿真也不用）force/wait/fork（设计不用，仿真很少用）#5，延时语句（设计不用，仿真时使用）设计时使用的
战斗鸡中的小辣鸡
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2020-08-07 16:25
学习
2019暑假学习
FPGA
Verilog
仿真中testbench的激励问题
Verilog
仿真中testbench的激励问题在编写testbench进行功能仿真中，我们一般使用initial语句块与always语句块产生激励信号，从而测试设计。
dwade122
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2020-08-07 16:07
Verilog/VHDL
Verilog
编程实验(4)-7位译码器的设计与实现
数码管7位译码器的真值表：Implementationpart:moduleSeven_Decoder_B(data_in,data_out,EN);input[3:0]data_in;inputEN;output[6:0]data_out;reg[6:0]data_out;always@(data_inorEN)begindata_out=7'b1111111;if(EN==1)case(dat
超超级钢铁侠
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2020-08-07 16:20
Verilog
FPGA学习笔记---
Verilog
延迟语句分析比较
在
Verilog
语言中经常要用到延时语句，延时语句添加的位置不同，输出的结果就会不同。今天就来分析比较一下延时语句在不同位置时，对赋值语句的影响。
qq_511386807
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2020-08-07 16:00
FPGA学习笔记
FPGA
Verilog
延时
语句
比较
FPGA学习笔记---时序逻辑与组合逻辑分析比较
在学习FPGA使用
Verilog
HDL语言编程时，开始遇到时序逻辑和组合逻辑时概念一看就明白，但是实际使用时还是不清楚到底要用哪个。现在用就一个例子来体会一下这两者的区别。
qq_511386807
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2020-08-07 16:29
FPGA学习笔记
Verilog
语言基础语法
Verilog
基础知识数字进制格式标识符数据类型寄存器类型线网类型参数类型运算符运算优先级数字进制格式
Verilog
数字进制格式包括二进制，八进制，十进制，十六进制。
菜的睡不着觉丶
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2020-08-07 15:39
Verilog
语言语句介绍
Verilog
语言语句介绍结构语句initial语句always语句赋值语句阻塞赋值非阻塞赋值使用方法条件语句if_else语句case语句结构语句共有两个重要的结构语句initial和alwaysinitial
菜的睡不着觉丶
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2020-08-07 15:39
fpga
Verilog
语言程序框架
Verilog
基础知识2
Verilog
注释
Verilog
关键字
Verilog
程序框架模块的结构模块的调用
Verilog
注释同C语言相同///**/
Verilog
关键字常用关键字全部关键字
Verilog
程序框架模块的结构
菜的睡不着觉丶
·
2020-08-07 15:39
fpga
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