E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
#Verilog
Verilog
--crc16 modbus
Verilog
--crc16modbus1、CＲC校验原理CＲC的基本原理就是在一个n位二进制数据序列之后附加一个r位二进制检验码序列，从而构成一个总长为p=n+r位的二进制序列。
我是苹果，不是香蕉
·
2020-07-29 15:20
小学霸修炼秘籍之FPGA篇--CRC16校验码的计算（
Verilog
）
小学霸这次做的项目需要Modbue-TCP协议转化为Modbus-RTU协议并通过串口输出，RTU协议中在数据发送的最后需要发送CRC16校验码，关于CRC16校验码的计算方式有很多种，在此小学霸用的是移位计算法，具体的步骤是：1、预置一个值为0XFFFF的16位寄存器，即CRC寄存器；2、将第一个八位数据与16CRC寄存器的第八位相异或，结果仍存于CRC寄存器中；3、将CRC寄存器的内容右移一位
小学霸abc
·
2020-07-29 14:24
CRC算法原理及其
Verilog
实现
本文将以CRC-32为例，说明CRC编码的实现方式以及如何用
verilog
语言对CRC编码进行描述。二．模2运算在说明CRC编码方式之前，首先介绍一下模2运算法则，在CRC运算过程中会
weixin_30604651
·
2020-07-29 14:19
CRC7校验的
Verilog
实现
CRC校验代码：（已经验证可行）moduleCRC_7(BITVAL,Enable,CLK,RST,CRC);inputBITVAL;//NextinputbitinputEnable;inputCLK;//Currentbitvalid(Clock)inputRST;//InitCRCvalueoutput[6:0]CRC;//CurrentoutputCRCvaluereg[6:0]CRC;/
tianhen791
·
2020-07-29 14:37
FPGA开发（二） 第一个工程----------流水灯的实现
接下来我们新建一个
Verilog
HDL
Always Sun
·
2020-07-29 14:34
FPGA
Verilog
语法入门知识
Verilog
语法入门知识一、变量类型①数值数值表示采用’的结构。其中进制可以为b、o、d、h分别代表二、八、十、十六进制。例如22’d0代表22位二进制数用十进制表示为0。
画途
·
2020-07-29 14:15
verilog
实现CRC校验
1、模块代码；2、用于GTKWave的测试代码。moduletest(clk,rst_n,data,crc);inputclk;inputrst_n;input[7:0]data;outputreg[15:0]crc=0;wire[23:0]stemp;reg[23:0]temp=0;parameterpolynomial=17'b1_0001_0000_0010_0001;assignstemp
Shin_Chan
·
2020-07-29 13:29
软件
CRC码的FPGA实现
正确表示为：G(x)=1_0001_0000_0010_0001(B)=11021(H).CRC16的FPGA实现1、
Verilog
代码下面Veri
工作使我快乐
·
2020-07-29 13:18
FPGA无线通信
写自己的第二级处理器（3）——
Verilog
HDL行为语句
我们会继续上传新书《自己动手写处理器》（未公布），今天是第七章，我每星期试试42.6
Verilog
HDL行为语句2.6.1过程语句
Verilog
定义的模块一般包含有过程语句，过程语句有两种：initial
weixin_33979363
·
2020-07-29 12:07
三种方法用
Verilog
实现多人表决器
modulebiaojue(a,b,c,d,e,f);inputa,b,c,d,e;outputf;regf;reg[2:0]count1;initialcount1=0;always@(a,b,c,d,e)begincount1=a+b+c+d+e;f=count1count2)out=2'b01;//或者用if一步实现endendmodule交流QQ群：【技术斋】646258285关注公众号【
朽木白露
·
2020-07-29 11:38
Verilog
三人表决电路——
Verilog
HDL语言
运用
Verilog
HDL进行设计，完善三人表决电路的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识逻辑原理三人表决电路中，当表决某个提案时，多数人同意，则提案通过；同时有一个人具有
MMagicLoren
·
2020-07-29 10:26
Verilog
HDL
FPGA学习笔记（2）Inter FPGA开发流程
本文的主要内容：（1）以二选一数据选择器为例一步一步操作总结FPGA详细的开发流程（2）总结了
Verilog
语法中的模块结构（3）总结了
Verilog
语法中的数据类型、变量、常量文章目录1.创建合理的工程目录
星辰燎原
·
2020-07-29 07:45
FPGA基础学习
fpga
数字信号处理
verilog
intel
嵌入式
时序电路—分频器使用
Verilog
实现（一）
文章目录1.PWM介绍2.设计分析3.逻辑设计4.testbench测试5.测试结果1.PWM介绍PWM是“脉冲宽度调制”的英文缩写，矩形波中高电平脉冲宽度twt_{w}tw与周期T的比值叫占空比。占空比用符号p表示p=tw/Tp=t_{w}/Tp=tw/T当占空比为50%时，称此时的矩形波为方波。0和1交替出现并持续占用相同的时间。三种不同占空比的矩形波如下图所示2.设计分析我们通过设置分频器中
星辰燎原
·
2020-07-29 07:14
FPGA基础学习
FPGA----同步复位OR异步复位？
同步复位3.1编码风格和示例电路3.1.1准则13.1.2准则23.2同步复位的优点3.3同步复位的缺点4.异步复位4.1编码风格和示例电路4.1.1准则14.1.2准则24.2使用异步复位和异步设置建模
Verilog
Mr. Qu
·
2020-07-29 07:37
Verilog
FPGA
verilog
学习总结
一、语法1、）begin************endalways不能嵌套2）posedge与negedge3）initial过程块模拟硬件上电之后的行为。不可综合，上电之后只执行一次，不能嵌套多个initial，有多个initial需并行执行。4）连续赋值语句assign常用于对wire型变量赋值。例如：inputa,boutputcassignc=a&b;a,b信号灯的任何变化，都将随时反映到
星辰大海在梦中
·
2020-07-29 07:41
FPGA学习笔记（二）——
verilog
语法讲解
Verilog
语法介绍：数字电路中主要有组合逻辑和时序逻辑两种电路。组合逻辑：多路选择器、译码器、加法器、乘法器等；时序逻辑：最基本的是计数器。
颖妹子
·
2020-07-29 06:36
FPGA学习笔记
FPGA学习笔记（一）
Verilog
语法基础
一、变量类型①数值数值表示采用'的结构。其中进制可以为b、o、d、h分别代表二、八、十、十六进制。例如22'd0代表22位二进制数用十进制表示为0。②寄存器类型reg声明寄存器类型变量，如reg[0:3]my[0:63];是64个4位寄存器构成的存储器。其中[22:0]代表位宽为23位，最高位在前，含义是[msb:lsb]。注意，存储器赋值不能在一条语句内完成，但寄存器赋值可以，类似于数组元素不能
weixin_34088838
·
2020-07-29 06:29
异步复位、同步释放
在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《
Verilog
HDL设计与验证》一书中关于复位的章节，可谓受益匪浅
weixin_30298497
·
2020-07-29 06:32
Verilog
HDL阻塞与非阻塞的几个例子！
关于阻塞和非阻塞语句的7大原则：原则1：时序电路建模时，用非阻塞赋值。原则2：用always块写组合逻辑时，采用阻塞赋值。原则3：在同一个always块中不要同时使用非阻塞赋值和阻塞赋值。原则4：锁存器电路建模时，用非阻塞赋值。原则5：在同一个always块中同时建立时序和组合逻辑电路时，用非阻塞赋值。原则6:严禁在多个always块中对同一变量赋值。原则7：在程序中最好不要同时对同一变量既用阻塞
茂哥2013
·
2020-07-29 06:01
数字电路
黑金Xilinx FPGA学习笔记（一）
verilog
HDL扫盲文-（1）
verilog
简介HDL顾名思义HardwareDescriptionLanguag
verilog
HDL语言的语法和格式都比较随便，它没有VDLHDL语言那么严谨，因此受到了广泛的应用。
枫_在路上
·
2020-07-29 06:24
FPGA
verilog
Verilog
中 defparam localparam parameter 的语法说明，以及ALTDDIO IP应用
NO.1：
Verilog
中defparamlocalparam的语法说明今天看程序时忽然出现这样一些东西：defparam/localparamparameter是一个模块中，常量的声明，可进行参数传递和重定义
北方爷们
·
2020-07-29 06:13
FPGA开发
FPGA实验
实验项目
FPGA实验三——计数器、波形仿真、SignalTap
1.设计一个0-17的计数器实验要求：当计数值为17的时候，OV输出1，其他输出0①例化子模块（
Verilog
HDL代码）moduleADD_17(clk,OUT,OV);inputclk;outputreg
puff_baby
·
2020-07-29 06:13
FPGA
FPGA基础实验：计数器设计、波形仿真、SignalTap调试
1，其他输出0，注意设定合理的信号位宽实验二：针对以上计数器，修改输出逻辑，当计数值为0-8时，OV输出0,9-17时OV输出1实验三：对实验二用SignalTap验证实验一：1、计数器模块例化程序（
Verilog
HDL
北方爷们
·
2020-07-29 06:13
FPGA实验
FPGA设计分享
用的较多的硬件描述语言是VHDL和
Verilog
。其中
verilog
用的更多。FPGA设计需要熟悉芯片的资源（主要是ip核），综合工具仿真工具的使用，理解时序和数字电路，还有就是硬件描述语言。
玩转deeplearning
·
2020-07-29 06:03
FPGA
FPGA学习笔记1
FPGA学习笔记1一、
Verilog
语言
Verilog
HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能
qq_45119962
·
2020-07-29 06:46
FPGA
可编程器件应用FPGA——学习笔记(一)
FPGA2.学习FPGA的意义3.FPGA的应用4.FPGA的开发方法和工具5.Quartus2和Modelsim工具的安装下载6.结尾说在前面此笔记仅供学习使用，主要是记录一些知识点，方便查看，内容包括
Verilog
DID 迪
·
2020-07-29 05:36
FPGA
FPGA学习-例解阻塞赋值与非阻塞赋值
据说阻塞赋值和非阻塞赋值是
Verilog
语言中最难理解的知识点之一，我也觉得，从网上翻阅了资料，也看过一些视频。
青豆1113
·
2020-07-29 05:50
FPGA
FPGA入门实验三：计数器、波形仿真、SignalTap
1.新建工程，添加BDF文件和
Verilog
-HDL文件，写一个17进制计数器的Module并创建Symbol，其代码如下:moduledec_17(inputCLK,outputreg[5-1:0]OUT
浅陌风行
·
2020-07-29 04:28
Verilog
HDL学习笔记（1）_LED_3-8/4-16译码器
CSDN的Markdown不支持
Verilog
语法高亮(lll￢ω￢),代码段颜值大幅下降
Verilog
HDL1.led_test设计文档：仿真文档:易错点总结2.3-8译码器、4-16译码器的实现3-
JCMLSY
·
2020-07-29 04:46
数字电路
Verilog
数组表示及初始化
Verilog
中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。
你来吻
·
2020-07-29 03:22
FPGA
verilog
任务
存储
file
clk为什么要用posedge，而不用negedge
Verilog
中典型的counter逻辑是这样的：always@(posedgeclkornegedgereset)beginif(reset==1'b0)reg_inst1<=8'd0;elseif(
你来吻
·
2020-07-29 03:21
FPGA
verilog
Verilog
如何读取并写入文件
Abstract
Verilog
雖然為硬體描述語言，亦提供讀取/寫入文字檔的功能。Introduction為什麼需要用
Verilog
讀取/寫入文字檔呢?
xuexiaokkk
·
2020-07-29 01:05
verilog
之状态机详细解释（二）
一、有限状态机设计的一般步骤：1)逻辑抽象，得出状态转换图就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态转换表来描述，也可以用状态转换图来描述。这就需要：•分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常是取原因（或条件）作为输入变量，取结果作为输出变量。•定义输入、输出逻辑状态的含意，并将电路状态顺序编号。•按照要求列出电路的状态转换表或画出状态转换图。这样，就把给定
_陌上花开___了吗
·
2020-07-28 23:01
笔记
计算机
verilog
Verilog
中testbench的设计，文件读取和写入操作
1.激励的产生对于testbench而言，端口应当和被测试的module一一对应。端口分为input,output和inout类型产生激励信号的时候，input对应的端口应当申明为reg,output对应的端口申明为wire,inout端口比较特殊，下面专门讲解。1）直接赋值一般用initial块给信号赋初值，initial块执行一次，always或者forever表示由事件激发反复执行。举例，一
长弓的坚持
·
2020-07-28 23:20
数字逻辑 收获总结
用的书是：数字逻辑基础与
verilog
设计（原书第3版）机械工业出版社第一章引言：了解内容一些概念：1.每一个子电路都是一个逻辑电路2.FPGA（FieldProgrammableGateArray）是在
摸爬打滚的入门菜鸟
·
2020-07-28 22:17
数字逻辑
verilog
FPGA之序列检测的状态机实现
状态转移图如下序列检测状态转移图三、代码1、序列检测
verilog
源代码//=========================
刘逢丁
·
2020-07-28 21:58
FPGA入门基础
【
Verilog
】跨时钟域设计Clock Domain Crossing (CDC) Design(MCP formulation without feedback )
跨时钟域设计MCPformulation(不带反馈)[1]MCP公式是指将不同步的数据发送到与同步控制信号配对的接收时钟域。数据和控制信号同时发送，允许数据在目标寄存器的输入端进行设置，同时控制信号在到达目标寄存器的负载输入端之前同步两个接收时钟周期。优点：1.发送时钟域不需要计算要在时钟域之间发送的适当脉冲宽度。2.发送时钟域只需要将enable切换到接收时钟域，以指示数据已经传递并准备加载。使
_三三_
·
2020-07-28 21:52
verilog
用
Verilog
HDL语言设计可综合的状态机的指导原则
用
Verilog
HDL语言设计可综合的状态机的指导原则:因为大多数FPGA内部的触发器数目相当多，又加上独热码状态机（onehotstatemachine)的译码逻辑最为简单，所以在设计采用FPGA实现的状态机时往往采用独热码状态机
FPGA Scholar
·
2020-07-28 21:05
HDL
FPGA智能传感系统(一)
Verilog
基础入门
文章目录
Verilog
基本模块结构语句词法、语法
Verilog
语句模块实例化
Verilog
模块的基本构成要素有三大部分:端口信息、输入/输出说明、逻辑功能描述。
小小何先生
·
2020-07-28 20:30
Verilog
学习----有限状态机的设计的一般步骤
有限状态机的设计的一般步骤：（1）逻辑抽象，得出状态转换图。就是把给出的一个实际逻辑关系表示为时序逻辑函数，可以用状态转换表来描述，也可以用状态转换图来描述。这就需要：1）分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常是取原因（或条件）作为输入变量，取结果作为输出变量。2）定义输入、输出逻辑状态的含意，并将电路状态顺序编号。3）按照要求列出电路的状态转化表或画出状态图。这样，就把
weixin_34278190
·
2020-07-28 19:26
verilog
状态机控制led闪烁
一、功能用三段式状态机控制LED，按键，按下是0.5s闪烁一次，再次按按键A是1s闪烁。二、状态机转移图三、连线led_state描述状态机，key_test检测按键信号，前者作为顶层调用后者。四、描述状态机要注意的问题此处利用三段式描述。参考如下：https://blog.csdn.net/scottly1/article/details/48802921https://www.cnblogs.
weixin_30925411
·
2020-07-28 17:06
子模块到顶层模块——例化与调用
在
Verilog
程序中，不可能将所有的代码放在一个文件里面，不同功能的模块封装在一个文件里面，但最终我们要生成最终的系统电路，必须将这些子模块生成一个顶层模块，那么如何生成这样的顶层模块呢？
初仔仔
·
2020-07-28 16:53
verilog
有限状态机的小小实例演示及仿真——序列检测器
verilog
（Detector110.v）代码如下：/*finitestatemachine----FSMimplementefile有限状态机的实例2012/05/22I
verilog
+GTKWaveinwindowsXPsp3
weixin_30314813
·
2020-07-28 16:54
Verilog
学习笔记（四） 有限状态机
●什么是有限状态机（FSM）？FSM=输入+状态+输出更详细的介绍请参考https://en.wikipedia.org/wiki/Finite-state_machine●状态机的类型●写法：组合逻辑：下一状态逻辑+输出逻辑；时序逻辑：当前状态逻辑；●复位：★异步复位：在时钟跑起来之前（开机阶段）就可以控制状态机的状态，保证状态机处于正常工作的状态中，因此不用考虑尚未使用的状态。异步复位可以写在
风吹哪儿呢
·
2020-07-28 14:01
Verilog学习笔记
Verilog
状态机的设计 -学习笔记
Verilog
状态机的设计。包括三个部分：1，下一个状态机的逻辑电路2，存储状态机的当前实现逻辑电路3，输入组合逻辑电路。
meiger
·
2020-07-28 14:36
Verilog
FSM-based Digital Design 实例: 异步串行接收机
文章附图摘自《FSM-basedDigitialDesignUsing
Verilog
HDL》1.系统框图2.状态转移图3.FSM//asyncreceiverfsm//moduleasync_rx_fsm
yuxi_2018
·
2020-07-28 14:43
自己编写
大学生集成电路设计大赛资源
全国大学生集成电路创新创业大赛集成电路EDA设计精英挑战赛书籍：《
Verilog
HDL数字设计与综合》（第二版）（本科教学版）《数字逻辑基础与
Verilog
设计》（原书第3版）《数字设计和计算机体系结构
海岛Blog
·
2020-07-28 12:51
芯片设计与EDA
verilog
文件操作代码(转)
verilog
文件操作代码(转)一、
verilog
读文件，与写文件操作`timescale1ns/1nsmoduleFileIO_tb;integerfp_r,fp_w,cnt;reg[9:0]reg3
samssm
·
2020-07-28 10:05
Verilog
文件的读取(fscanf)和写入(fwrite)方法
在写testbench时，经常会用到文件的读取，下面示例了文件读取和写入的方法：文件读取图中第一行定义一个文件句柄。由于打开的文件中一行中有两个10bit的十进制数据，所以定义了2个reg变量。第6行到12行就是文件的读取过程。使用的系统函数$fopen打开文件；使用$feof判断文件是否读完；使用$fscanf读取文件内容。在实际验证中，仿真一段时间后，仿真会结束，注意在仿真结束时，要使用$fc
re_call
·
2020-07-28 10:39
ASIC设计
Verilog
有限状态机1011完整代码
Verilog
HDL语言有限状态机测试1011完整代码modulestate1011(clk,in,rst_n,out);inputclk;inputrst_n;inputin;outputregout
Fightingya~
·
2020-07-28 10:59
上一页
103
104
105
106
107
108
109
110
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他