ISE中显示IP核的图形化界面

在学习别人的Verilog代码时，常常会遇到人家设置好的IP核，但是自己要用.v文件看，非常麻烦。百度了很多也没有满意的结果，最后终于找到了方法，现贴出来，希望可以解决很多跟我有同样困惑的同学

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比如例化一个PLL时钟的IP核。
采用图形化界面，则为：
首先，选择PLL的IP核

然后，进行参数选择

选择完毕后，生成.xco文件，用于图形化显示

这时如果双击小灯泡，会出现与上图相同的结果。

然后将其用.v文件显示在hierarchy里面
选择add source-example design里的以及外部的部分v文件（简单粗暴来讲，可以全选，它会自动选择是否能加上）
当然在上传之后要记得将小灯泡文件remove，否则会因为功能重复而添加不上

由图可以看到，小灯泡已经不见了，已经看不到图形化界面了，对于配置IP核来说很不直观，因此进行下一步操作。
点击tools-core generator，可以看到运行提示

根据提示添加文件，现在就能看到之前添加文件时怎么也找不到的.xco文件

选择打开后，就又能看到小灯泡啦

双击打开，就能看到详细配置了。

运行别人的程序总是有无穷的问题，欢迎大家一起讨论学习，如果有更好的办法欢迎留言！