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#Verilog
Verilog
HDL——层次建模的概念
设计方法学数字电路设计中有两种基本方法：自底向上和自顶向下。自顶向下：首先定义顶层功能块，进而分析需要哪些构成顶层模块的必要的自模块，然后对子模块进行分解，直到达到无法进一步分解的底层功能块。自底向上：首先对现有的功能块进行分析，然后使用这些模块来搭建一些规模较大的模块，如此继续直至顶层模块。实际设计中，一般是两种方法结合起来更加方便也更加合理。举例：这是由四个T触发器构成的脉冲进位计数器。而T触
越长大越孤单wz
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2020-07-05 08:03
FPGA入门1——
verilog
基本语法
小刚前段时间比较忙，所以搁置了一下，不过我胡汉三又回来了。接下来小刚主要想学一下FPGA稍微入个门，然后学一下神经网络的搭建。话不多说，进入正题。FPGA入门：模块编写1.D触发器——D触发器在数字电路里是基础的基础，比较简单功能我就不多做介绍了。D触发器同步和异步两种代码如下，注意文件名最好和模块名一致moduleex_module(inputwiresclk,inputwirerst_n,//
是小刚啊
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2020-07-05 08:48
FPGA
FPGA(编程语言)——
verilog
(语法)的简单认识
FPGA-百度百科或FPGA-360百科：（FieldProgrammableGateArray现场可编程门阵列）是在PAL、GAL等可编程器件的基础上进一步发展的产物。FPGA设计不是简单的芯片研究，主要是利用FPGA的模式进行其他行业产品的设计。采用了逻辑单元阵列LCA（LogicCellArray）这样一个概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输
Yvette_QIU
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2020-07-05 08:03
硬件
Verilog
_HDL的基本语法
Verilog
HDL的基本语法前言
Verilog
HDL是一种用于数字逻辑电路设计的语言。用
Verilog
HDL描述的电路设计就是该电路的
Verilog
HDL模型。
中国人民说我帅
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2020-07-05 08:15
Verilog
FPGA-Flappy Bird游戏
Verilog
语言实现（VGA显示）
这是一个使用FPGA制作的游戏，能实现FlappyBird游戏的基本功能。其中参考了许多大神的博客，代码，思路与一些特别的设计。完成大一的数电作业。（整个项目在我的GitHub，项目地址在文末）按键：UP-上升RST-重新开始BEGIN-开始游戏效果图如下：接下来我将陆续记录错误汇总以及一些代码实现。ERROR汇总ERROR1:Error:Selecteddevicehas46RAMlocatio
仿生鸟
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2020-07-05 07:54
Embedded
CRC循环冗余校验（
verilog
源码及仿真）
循环冗余校验(CyclicRedundancyCheck,CRC)是一种根据网络数据包或电脑文件等数据产生简短固定位数校验码的一种散列函数，主要用来检测或校验数据传输或者保存后可能出现的错误。它是利用除法及余数的原理来作错误侦测的。步骤：选一个多项式，转成n位二进制码gx_crc_n，在原始数据后加上n-1位0，模2整除gx_crc_n，将最后的五位余数补到原始码的末尾。现假设选择的CRC生成
啊花啊吃
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2020-07-05 07:49
SANXIN-B01
Verilog
教程-郝旭帅团队
今天给大侠带来“SANXIN-B01开发板
verilog
教程-郝旭帅团队电子版”，获取电子版资料，请在“FPGA技术江湖”公众号内回复“
verilog
教程-郝旭帅团队电子版”，即可获取。
FPGA技术江湖
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2020-07-05 07:16
FPGA零基础学习系列
初学者必备
fpga
【图像处理】基于FPGA
verilog
边缘检测图像处理sobel算子实现
项目：【基于FPGA
verilog
边缘检测图像处理sobel算子实现项目介绍：Sobel边缘检测算子是一阶导数，Sobel边缘检测算法的实现是利用3*3个上下左右相邻的像素点进行计算的，根据上下左右像素点的值计算出图像的水平和垂直的梯度
张华山
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2020-07-05 07:05
【图像处理】FPGA
verilog
实现16位RGB的图像的灰度转换
项目：FPGA
verilog
实现16位RGB的图像的转换为8位宽的灰度图。项目需要的模块：调用一个RAM，16*22500，灰度处理模块和VGA800X600模块。
张华山
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2020-07-05 07:05
FPGA
verilog
基于SPI总线协议控制flash的项目升级
项目一：SPI总线控制Flash的擦除功能SPI（SerialPeripheralInterface，串行外设接口）是Motorola公司提出的一种同步串行数据传输标准，是一种高速的，全双工，同步的通信总线，在很多器件中被广泛应用。先执行写指令，然后执行擦除指令，再写扇区地址页地址。项目二：SPI总线控制Flash的写功能先执行写指令再执行页写指令，这里我们采取字写。单独写完这些小模块以后，我们开
张华山
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2020-07-05 07:05
计时（微秒、毫秒、秒）脉冲的产生
verilog
语言：
verilog
环境：modelsim10.4模块代码如下所示：mo
数字小白
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2020-07-05 07:31
FPGA常见错误汇总
quartus错误:1:Error(10170):
Verilog
HDLsyntaxerroratadd_and_counter.v(1)neartext“_counter”;expecting“;”解决方法
endure10086
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2020-07-05 07:46
FPGA
基于FPGA的CORDIC算法实现——
Verilog
版
目前，学习与开发FPGA的程序员们大多使用的是
Verilog
HDL语言（以下简称为
Verilog
），关于
Verilog
的诸多优点一休哥就不多介绍了，在此，我们将重点放在
Verilog
的运算操作上。
善良的一休君
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2020-07-05 07:43
FPGA
信号处理
工具：为
Verilog
状态机自动生成状态定义代码
工具：为
Verilog
状态机自动生成状态定义代码更新历史20200411：首次发布作为一名电子学工程师，FPGA的逻辑开发是少不了的。
永恒的止水
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2020-07-05 07:27
硬件逻辑开发
Verilog
操作符
操作符优先级表
Verilog
中的大小(size)与符号
Verilog
根据表达式中变量的长度对表达式的值自动地进行调整；
Verilog
自动截断或扩展赋值语句中右边的值以适应左边变量的长度；当一个负数赋值给无符号变量如
Summer8918
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2020-07-05 07:43
Verilog
verilog
的input和output的类型
verilog
的input和output是什么类型？
Summer8918
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2020-07-05 07:43
Verilog
Verilog
行为建模
Verilog
有高级编程语言结构用于行为描述，包括：wait,while,ifthen,case和forever过程(procedural)块过程块是行为描述的基础，有两种：init
Summer8918
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2020-07-05 07:43
Verilog
quartus ii 使用modelsim altera进行仿真
starttestbenchtemplatewriter然后就会在modlsim的文件中生成一个.vt的文件然后打开这个文件接下来就是再initial和always里面添加信号保存,再点击首先看仿真软件是不是modelsin-altera,再看语言是不是
verilog
hdl
浮若于心
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2020-07-05 07:28
fpga
FPGA
Verilog
通过锁相环实现倍频,分频,相位偏移
PLL的英文全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。对于一个简单的设计来说，FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的，但是对于稍微复杂一点的系统来说，系统中往往需要使用多个时钟和时钟相位的偏移，且通过编写代码输出的时钟无法实现时钟的倍频.
浮若于心
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2020-07-05 07:28
fpga
FPGA
Verilog
的基础知识
Verilog
的基本介绍:硬件描述语言发展至今已有二十多年历史，当今业界的标准中（IEEE标准）主要有VHDL和
Verilog
HDL这两种硬件描述语言。
浮若于心
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2020-07-05 07:57
fpga
verilog
中已知系统时钟频率和波特率可知传输一位数据所需周期和边沿检测电路
设时钟频率为clk=50MHZ=50_000_000HZ;波特率为bound=115200位/秒;//每秒可以传输115200位数据.传输一位数据所需周期数为:T_cnt=clk/bound=50_000_000/115200;其中选择clk_cnt计数至T_cnt/2时寄存接收端口数据，是因为计数到数据中间时的采样结果最稳定。//clk_cnt是进行一个一个周期的记数.经典的边沿检测电路，通过检
浮若于心
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2020-07-05 07:25
fpga
FPGA
Verilog
HDL基本知识介绍分享（1）——
Verilog
简介
近期准备抽空准备做一个
Verilog
HDL的简单分享，以供初学者了解学习，技术认知有限，有错误处欢迎大家指出来一起交流。
Surferqing_
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2020-07-05 06:07
FPGA
UART（串口）收发模块设计
关注微信公众号：小鱼学IC，获取串口(uart)的
Verilog
设计源码详解与demo。《UART（串口）收发模块设计-01》https://mp.weixin.qq.com/s?
小鱼同学
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2020-07-05 06:19
IC
FPGA
Digital
IC
基于FPGA的EEPROM 24LC04的读写
1.实现的功能：向相应的地址写一个字节；随机读取某一地址的数据；2.语言：
Verilog
；3.基本知识：IIC协议：关于IIC协议的接收文档网上很多，推荐网址：https://wenku.baidu.com
snjshping
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2020-07-05 06:07
FPGA+Verilog
verilog
简单驱动sram
//sraminput50Mhzmodulesram(clk,sw,k,//inputsram_we_n,sram_oe_n,sram_ce_n,//outputsram_ub_n,sram_lb_n,//outputsram_addr,hex,//outputsram_data//inout);inputclk,k;input[6:0]sw;outputsram_we_n,sram_oe_n,s
das白
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2020-07-05 06:34
FPGA
verilog
简单驱动VGA
/*2017.9.19gyDE2vga640x48060hzADV7123D/A输入时钟50MHz低电平复位时序：水平同步参数h行扫描同步后沿有效视屏前沿总时间us3.81.925.40.631.7计数9648640(l)16800垂直同步参数v列扫描同步后沿有效视屏前沿总行数233480(w)10525时间us=行数X扫描一行所需要的时间像素时钟25MHzyue=800x525x60总时间=31
das白
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2020-07-05 06:34
FPGA
verilog
简单实现串口
//uart2017.10.7发送接收到的数据//波特率9600一个停止位无奇偶校验//DE2板子/*rxGPIO_K250left-----txtxGPIO_K261right-----rxGND右边第6或者倒数第6*///复位不成功?????复位按键有问题靠右按即可复位//特别注意如果一个条件中同时给一个寄存器赋不同的值结果不确定//以下是错误代码例子tx_num//同时赋值这里加一下面赋值0
das白
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2020-07-05 06:34
FPGA
原子的OV7670模块
Verilog
实现
原子的OV7670模块
Verilog
实现该模块是由原子公司自己开发设计的，主要面向对象为STM32（所以用Verlog实现总感觉有点别扭）。
JOY_shiyue
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2020-07-05 06:11
verilog
矩阵按键实现
最近闲着没啥事，用FPGA做一个计算器，练练手。其中用到了4*4的矩阵按键，在这里详细的记录一下矩阵按键的代码以及仿真代码。代码如下：/****************************************************key_flagdelay1clockofkey_value**************************************************
漫步人生只为寻你
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2020-07-05 06:30
FPGA技术
利用Vivado进行
Verilog
仿真
step1建立vivado项目，
verilog
语言具体参考https://blog.csdn.net/leon_zeng0/article/details/784418712项目中增加
verilog
文件
rrr2
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2020-07-05 05:56
verilog
Verilog
编程中自己出过的错误
1.Error(10137):
Verilog
HDLProceduralAssignmenterroratfreq_test.v(36):object"dataoutf"onleft-handsideofassignmentmusthaveavariabledatatype
qq_34852725
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2020-07-05 05:31
Verilog
HDL
使用Cordic算法实现FPGA上的指数计算
最近做的内容用到了指数运算，虽然Xilinx提供了指数运算的ip核，但还是决定自己写一个关于指数运算的
Verilog
代码。
七岁孙兴慜
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2020-07-05 05:37
vivado初步
vivado中ZYNQ详解(主要用于PS和PL之间的工作衔接)
可进qq群进行相关
Verilog
知识交流：1073030956AXI的理解AXI（AdvancedextensibleInterface）协议主要描述了Master设备和Slave设备之间的数据传输方式
悟影生
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2020-07-05 05:36
PYNQ-Z2
03_PYNQ Library详解 - PS and PL control
可进qq群进行相关
Verilog
知识交流：1073030956前言PYNQ也提供overlay的一些底层控制，包括overlay的控制和管理，以及PL的底层控制等，包括：PScontrolPMBusPLcontrolOverlayPLandBitstreamclassesPMBusPYNQ
悟影生
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2020-07-05 05:04
PYNQ-Z2
PYNQ-Z2快速上手教程
可进qq群进行相关
Verilog
知识交流：10730309561.准备工作在开始之前，你需要准备好如下物品：PYNQ-Z2开发板装有最新版本Chrome浏览器的PC机一根百兆/千兆网线一根MicroUSB
悟影生
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2020-07-05 05:04
PYNQ-Z2
PYNQ快速上手实验介绍
可进qq群进行相关
Verilog
知识交流：1073030956Pynqhands-ondemos介绍PYNQ-Z2快速上手demo集锦，清单如下所示ComputerVisionDeepLearningInternetOfThings
悟影生
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2020-07-05 05:04
PYNQ-Z2
如何在ModelsimSE中使用do文件仿真QuartusII IP核
在库文件添加完成之后，我们要从QuartusII中例化出模块的
Verilog
实现，然后生成tb文件，使用do文件进行编译后仿真。最后将这种操做进行
我是什么垃圾、
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2020-07-05 05:20
Vivado入门（一）
照着教程写了第一个工程都是用的
verilog
`timescale1ns/1ps//////////////////////////////////////////////////////////////
pilibebe
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2020-07-05 04:44
verilog
入门经验（三）取某个信号的上升沿或下降沿信号
取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同的与非操作，获取上升沿信号或下降沿信号：阶段一：regdelay;//delay信号always@(posedgeclkornegedgerstn)if(!rstn)delay<=0;elsedelay<=orig;//orig是原信号wirepos_signal=orig&&(~delay);//原
一只迷茫的小狗
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2020-07-05 04:51
FPGA
verilog
中$readmemb和$readmemh的使用
readmemb和readmemb和readmemb和readmemh用来从文件中读取数据到存储器中。读取的内容只包括：空白位置（空格、换行、制表格(tab和form-feeds),注释行、二进制或十六进制的数字。数字中不能包含位宽说明和格式说明，其中readmemb要求每个数字是二进制数，readmemh要求每个数字必须是十六进制数字。数字中不定值x或X，高阻值z或Z，和下划线(_)的使用方法和
一只迷茫的小狗
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2020-07-05 04:50
FPGA
FPGA
verilog
警告：复位中的陷阱
今天在写I2C接口，分析和综合代码时，出现了一个以前没见过或者很少见的警告，这里记录一下：先看代码：//设备地址always@(posedgeclkornegedgerst_n)beginif(rst_n==1'b0)begindevice_addr_a<={4'b1010,device_addr,1'b0};endelseif(wr_flag)begindevice_addr_a<={4'b10
phflovelt
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2020-07-05 04:40
FPGA学习
#
编译仿真的错误警告
fpga/cpld
verilog
FPGA学习-4-
Verilog
程序框架
系统:win10平台:QuartusIIFPGA:EP4CE61注释与C语言一样,//单行注释/*多行注释*/2关键字andalwaysassignbeginbufbufif0bufif1casecasexcasezcmosdeassigndefaultdefparamdisableedgeelseendendcaseendfunctiondprimitiveendmoduleendspecify
莫问_
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2020-07-05 04:07
FPGA
FPGA图像处理基本技巧
https://github.com/becomequantum/Kryon算法演示动画：https://www.bilibili.com/video/av26067000FPGA实现的连通域识别算法升级
Verilog
qq_32010099
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2020-07-05 04:50
system
Verilog
语法（一）
一、验证导论：作为一个验证工程师，最重要的原则是“程序漏洞利大于弊”设计流程：1）阅读硬件规范，解析其中的自然语言表述。2）使用RTL代码之类的机器语言创建相应的逻辑。验证流程：1）阅读硬件规范，制定验证计划。2）创建测试来检查RTL代码是否实现所有特性。单一的BFM测试平台：多个BFM测试平台：二、数据类型：1、Logic：任何使用wire或者reg的信号在测试平台是都可使用logic。（注意：
南国之邱
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2020-07-05 04:47
systemverilog语法
systemveri
验证
Xilinx Vivado的使用详细介绍：使用IP核、例化IP
使用
Verilog
调用IP核这里简单举一个乘法器的IP核使用实例，使用
Verilog
调用。首先新建工程，新建demo.v顶层模块。添加IP核点击F
青豆1113
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2020-07-05 04:39
FPGA
FPGA
XLINX
vivado
ip
verilog
中的位运算符，缩位运算符和逻辑运算符的说明
1.位运算符按位运算的运算符是位运算符，原来的操作数有几位，结果就有几位，若两个操作数位数不同，则位数短的操作数左端会自动补0。（1）按位取反：~ （2）按位与：& （3）按位或：| （4）按位异或：^ （5）按位同或：~^或^~2.缩位运算符（又称归约运算符）缩位运算符是单目运算符，按位进行逻辑运算，结果是一位值！（1）与缩位运算符：& （2）或缩位运算符：| （3）异或缩位运算符：^ （4）与
强迫症高级患者
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2020-07-05 04:46
Verilog
System
Verilog
ref参数
System
Verilog
提供了一个ref关键字作为函数参数的前缀。当使用ref时，表明参数是使用引用传递，'ref’语法类似C++中的引用。
强迫症高级患者
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2020-07-05 04:15
System
Verilog
System
Verilog
中fork...join、join_none和join_none的用法和解析
标准的
Verilog
对语句有两种分组方式——使用begin…end或fork…join，begin…end中的语句以顺序方式执行，而fork…join中的语句则以并发方式执行。
强迫症高级患者
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2020-07-05 04:15
System
Verilog
自定义指令集的CPU设计
本设计采用
VERILOG
语言作为基础，由于集成电路专业同学大都掌握
verilog
语言，所以本文不过多介绍，如有需要请查看相关介绍。本文采用VCS编译平台，加VERDI组合，完成设计和测试。
你好世界123
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2020-07-05 04:10
Verilog
HDL中force and release语句
moduleadd(a,b,c);input[1:0]a;input[1:0]b;output[2:0]c;assignc=a+b;endmodulemoduletest();reg[1:0]a1,b1;wire[2:0]c1;addu_add(.a(a1),.b(b1),.c(c1));initialbegina1=2'b1;b1=2'b1;#20forceu_add.a=2'd2;#10rel
Steven&Aileen
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2020-07-05 03:01
verilog
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