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#Verilog
Verilog
代码和FPGA硬件的映射关系(一)
代码和硬件之间的映射关系是一个很奇妙的过程，也展现出人类的智慧。单片机内部的硬件结构都是固定的，无法改变，我们通过代码操作着寄存器的读写，来执行各种复杂的任务。FPGA的硬件结构并不像单片机一样是固定好的，而是由更加原始的基本逻辑单元构成，我们需要用HDL语言来描述我们要实现的功能，而并不需要关心硬件的结构是如何构建的，我们通过使用FPGA厂商的综合器来将HDL所描述的功能代码映射到我们的FPGA
相量子
·
2020-07-05 03:31
FPGA
Altera
记一个
Verilog
一段式状态机的低级错误
问题是这样的：我想在某个状态state1下根据输入a改变输出b的值，但是在芯片里运行的时候发现只要状态维持在state1下，b的值始终是从上一个状态跳到state1时的值，只有在state1变化的边沿，b的值才会根据输入a更新。环境：quartusII12.1原代码如下：always@(posedgeclk)beginif(rst)beginb<='d0;state<=state1;endelse
qq_16923717
·
2020-07-05 03:42
Verilog
verilog
编写uart串口代码之接收端（RX）
UART模块可以划分为三个模块：接收端、发送端、以及波特率发生器。首先我们来介绍接收端的实现：UART整体模块框图包括了RX端和TX端；RX端有inputUART_RXD，outputuart_rx_en,outputuart_rx_dat[7:0];TX端有outputUART_TXD，inputuart_tx_en,inputuart_tx_dat[7:0]这几根信号线。数据整体流向是从左边t
阿伟已经死了丶
·
2020-07-05 02:09
verilog
[转]格雷码计数器的
Verilog
描述
格雷码计数器的
Verilog
描述一、格雷码介绍（转载）在数字系统中只能识别0和1，各种数据要转换为二进制代码才能进行处理，格雷码是一种无权码，采用绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码
qp314
·
2020-07-05 02:16
Verilog/FPGA
Verilog
/FPGA 小小总结
1、ERROR:HDLCompilers:246-"*.v"line*Referencetovectorreg'*'isnotalegalnetlvalueERROR:HDLCompilers:53-"*.v"line*Illegallefthandsideofcontinuousassign错误原因：assignreg型变量2、thissignalisconnectedtomultipledri
qp314
·
2020-07-05 02:16
Verilog/FPGA
[转]
Verilog
-2001
1.
Verilog
-2001的由来
Verilog
HDL虽然得到了广泛应用，但是人们在应用过程中也发现了
Verilog
的不少缺陷。
qp314
·
2020-07-05 02:44
Verilog/FPGA
一路PN码串行捕获设计--基于《通信收发信机的
verilog
实现与仿真》实例
这篇日子是参考《通信收发机的
Verilog
实现与仿真》第五章
Verilog
在扩频通信中的应用。网路上有关PN码产生以及捕获资料很多，但是介于本人对其原理的模糊，实在不知道设计时每一步的具体操作如何。
qishi2014
·
2020-07-05 02:27
实现FPGA
Verilog
HDL与NIOS II的通信数据交换——利用AVALON总线
平时用FPGA基本都是全程用
Verilog
HDL编程，当遇到液晶的时候，发现
Verilog
的还不如C语言来的方便，但是用NIOS来编写的时候，实现NIOS与
Verilog
的通信又是一个问题，今天用了两种方法实现
钱海峰
·
2020-07-05 02:09
FPGA
Verilog
VGA 静态显示图片
IP核使用选择IP核点击next之后可选择RAM/ROM,如果做图片显示推荐使用ROMADDRA表示地址，DOUTA为数据输出，CLKA为你的分频时钟。选择位宽和深度（建议：位宽不要太大，8，16，64之类的就可以了；要显示的图片的分辨率不要太大，200x200左右最好，太大IP核深度不一定够用举例：如果一副200x200的图片，那就是40000个像素点，coe的位宽就可以设置为8位（保存每一个像
qazwyc
·
2020-07-05 02:20
数字电路设计
Verilog
HDL之实用技巧总结
1、驱动时钟的产生always@(posedgesys_clkornegedgerst_n)beginif(!rst_n)clk_cnt=clk_divide-1'd1)//注意：若spi_div为input类型数据则不可在此减1clk_cnt<=16'd0;elseclk_cnt<=clk_cnt+1'b1;endwiredri_clk=(clk_cnt==(clk_divide-1))?1:0
programmer_guan
·
2020-07-05 02:43
FPGA之编程思想
从
Verilog
到VHDL
Postedby:shinemoonFiledunder:技术从学校里开始,我所接触的就一直是
Verilog
HDL而非更老牌的VHDL,而且后续接触的项目中也多半是
Verilog
的用户，坦白的讲，
Verilog
ChipArtist
·
2020-07-05 02:17
Verilog
实现多地址I2C Slave
FX平台CPLD代码，通过I2C总线访问CPLD实现的控制寄存器，对系统进行复位等相关控制。下面是代码，实现多地址的I2CSlaver，能够类似I2C的EEPROM方式进行读写访问。moduletop_fx_cpld2(SDA,SCL,//outputcsm3_rst_n,csm2_rst_n,csm1_rst_n,csm0_rst_n,b_10gf_rst_n,f_10gf_rst_n,b_ge
Phenixyf
·
2020-07-05 01:25
FPGA
关于
Verilog
写法
状态机篇一、先科普状态机是
verilog
开发者绕不过去的坎，复杂的控制逻辑一般都需要用到状态机。一般常见的状态机有一段式、两段式、三段式状态机。这里以常规三段式状态机为例，做简要分析。
万里独行客
·
2020-07-05 01:45
FPGA
xilinx
fpga
Verilog
HDL数字设计与综合 笔记（1）
1.wire类型的线网是需要驱动源，register类型是不需要的2.3.不能将input,inout类型的端口声明为reg数据类型，因为reg类型的变量是用来保存数值的，而输入端口只反映与其相连的外部信号的变化，并不保存信号的值4.FPGA的门级我们可以调用（实例引用）这些逻辑门来构造逻辑电路5.6.数据流建模数据流建模意味着根据数据在寄存器之间的流动和处理过程对电路进行描述，而不是直接对电路的
oLinXi1234567
·
2020-07-05 01:11
Verilog
HDL数字设计与综合
zynq7000开发流程
或者第三方ARM开发工具1.2集成开发环境SDSoC1.3总结Ø独立开发环境大概分为四个步骤：（1）系统架构师确定硬件-软件分区方案；（2）硬件工程师处理被分配到硬件中的功能，并将它们转换或设计成IP核（
Verilog
CONQUERczy
·
2020-07-05 01:41
FPGA开发
SDSoC
《计算机原理与设计：
Verilog
HDL版》笔记
-->虚拟存储单周期-->多周期-->流水线-->+FPU-->+Cache多线程-->多核-->网络基础第1章计算机基础知识及性能评价1.2计算机的基本结构1.3如何提高计算机的性能第2章逻辑电路及
Verilog
HDL
niceshotgoodball
·
2020-07-05 01:22
1_设计/common
block
&
arithmetic
m序列的原理以及
verilog
实现
定义m序列是最长线性反馈移位寄存器序列的简称。它是由带线性反馈的移存器产生的周期最长的序列。一般来说，一个n级线性反馈移存器可能产生的最长周期等于(2^n-1)。m序列是一种典型的伪随机序列。在通信领域有着广泛的应用，如扩频通信、卫星通信的码分多址（CDMA），数字数据中的加密、加扰、同步、误码率测量等领域。线性反馈移位寄存器原理方框图与产生m序列有关的3个方程1）递推方程它给出了状态ak和前面n
neufeifatonju
·
2020-07-05 01:36
FPGA
m序列
verilog
Verilog
的高阻态赋值不可综合的问题
Verilog
的高阻态赋值不可综合的问题MIPI开发遇到了一个阻塞语句:LP[1](mark1_bta&bta_counter==31)?1'bz:(bit_counter!=0)?
net_wolf
·
2020-07-05 01:27
MIPI
FPGA开发流程
学习fpga应该从xilinx和altera器件的入手，这是当今世界最大的两家可编程器件供应商，当然学习fpga应该你具备一定的
Verilog
的基础。我们就用xilinx作为例子来讲解吧。
mikiah
·
2020-07-05 00:36
verilog
Verilog
下的image processing---第一话---读取旋转并写入
为了实现硬件加速而把Ccode转化为
Verilog
。
纯黑老白
·
2020-07-05 00:41
thesis
verilog
之字符拼接血的教训！
reg[7:0]x;wire[7:0]y;assigny={1'b0,x[6:0]};这样子没问题；assigny={1'b0,~x[6:0]};也没问题；但是：assigny={1'b0,~x[6:0]+1};企图保证最高为一直为0，但不行；这样就会出问题，拼接符号{}中不能用+？这句话应该怎么理解？乘法器最后一步有很多人用到这句话。解决办法就是分开写成下面这样：assigny[6:0]=~x[
marukoheart
·
2020-07-05 00:35
FPGA
IIC 协议详解+Uart 串口读写 EEPROM
https://xiaomeige.taobao.com/芯航线电子工作室十六、IIC协议详解+Uart串口读写EEPROM本文由杭电网友曾凯峰根据小梅哥FPGAIIC协议基本概念公开课内容整理并最终编写
Verilog
lightman1234588
·
2020-07-05 00:55
FPGA
interface
（8）
Verilog
include 头文件使用路径（FPGA不积跬步101）
方案2：把include头文件和
verilog
文件放在同一个文件夹下，可以解决编译报错问题。3文件路径添加方法以E:\t
宁静致远dream
·
2020-07-04 23:05
FPGA小试牛刀
（1）win10 64位系统ISE14.7闪退问题（FPGA不积跬步101）
2ISE14.7闪退处理流程1)问题描述如下：win1064位系统安装ISE14.7，打开工程或者添加
verilog
文件时，ISE会出现闪退。
宁静致远dream
·
2020-07-04 23:05
FPGA小试牛刀
数电复习（3）
Verilog
语法初步
1.数组定义定义存储器常用数组（内存）定义reg[wordsize:0]array_name[0:arraysize];例如：reg[7:0]my_memory[0:255];其中[7:0]是内存的宽度（位宽），而[0:255]则是内存的深度（也就是有多少存储单元），其中宽度为8位，深度为256。地址0对应着数组中的0存储单元。写操作：如果要存储一个值到某个单元中去，可以这样做：my_memory
Coin_Anthony
·
2020-07-04 23:55
数电基础
数电
Verilog
HDL（1）
Verilog
HDL功能总述是一种行为描述和结构描述语言，是对实际电路不同级别的抽象。系统级：实现设计模块外部性能。算法级：实现设计算法。
不忘初心ability
·
2020-07-04 23:40
HDL
zynq7020开发板+ Z-turn调试计划
收到米尔z-turn板子后，焊接了一个JTAG转接板，以方便调试PL部分，对于后面的调试部分，主要分三个部分走：1、调试FPGA部分，实现逻辑控制外围简单的设备，比如点个灯什么的，用
Verilog
语言实现
小人物r
·
2020-07-04 23:28
zynq7020资料
一种用
verilog
生成任意位二进制转BCD码的方法
////filename:bin2bcd.v//author:lyq//Date:2016.3.1211:36////二进制转BCD算法（左移加3）//┌───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┬───┐//0
lyqdy
·
2020-07-04 23:46
FPGA学习
VERILOG
实现四位七段数码管显示
////filename:dyp.v//author:lyq//Date:2016.3.29:36////LatticeXP2-17DEMOBOARD//4位七段带小数点数码管显示控制模块////clk:50M//d1~d4,d[7]-dp,d[6:0]-ASCIIordigit//sel[3:0]:位选//seg[7:0]:段码a~g,dp//moduledpy_mod(clk,d1,d2,d3
lyqdy
·
2020-07-04 23:46
FPGA学习
verilog
数码管
扫描
如何使用SignalTap II观察reg值?
在Altera提供的SignalTapII的tutorial中，大都强调trigger的使用，并且观察的都是wire，可是在实务上，常需要观察的是reg，如以下一个很简单的计数器
Verilog
1moduleSignalTapII_register
willis
·
2020-07-04 23:53
FPGA
Verilog
语法
1基础知识2数据类型3运算符一.基础知识逻辑值逻辑0：低电平，对应电路GND逻辑1：高电平，对应电路VCC逻辑X：未知，有可能高电平，有可能低电平肯定是高或者低逻辑Z：高阻态，外部没有激励信号，悬空状态他没有输入，可能高可能低可能在中间数字进制格式二进制八进制十进制十六进制bodh二进制4’b01014表示位宽b表示二进制，0101是十进制5如果是’b0101就是默认的32’b0101十进制4’d
lovemyzwj
·
2020-07-04 22:47
EEPROM的
verilog
HDL程序
抄了一下《
Verilog
数字系统设计教程》模拟MCU通过IIC随机读写EEPROM的程序。程序说明：本程序用于模拟IIC，对EEPROM采取字节写和字节读的方式进行操作。
longrejoy
·
2020-07-04 22:22
逻辑
谈谈验证中的System
Verilog
和CPP
两种语言都用了几年了，一直想找个机会总结一下。今天有空说一说我的理解。1函数的参数传递SV：SV默认为值传递，即使是传递对象和数组，也就是说对参数的改变只在函数内有效，无论input，output还是inout都会在函数内部进行参数值的拷贝，只是拷贝的具体时间不同，input是在执行前拷贝，output是在执行后拷贝，inout是拷贝两次，只有使用ref关键字才能做引用传递。CPP：提供值传递，指
lkloveluna
·
2020-07-04 22:00
转一篇System
verilog
的一个牛人总结
System
verilog
数据类型l合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。
lkloveluna
·
2020-07-04 22:00
system
verilog
的杂乱无章（一）
1.停止forever进程classObject;bitkill;taskrun();fork:run_threadwait(kill==1)disablerun_thread;forever#5ns$display("I'mstillalive@%t",$time);join_noneendtaskendclass//...Objectobj;initialbeginobj=new();obj.
lkloveluna
·
2020-07-04 22:00
基于FPGA的DS18B20控制程序设计及其
Verilog
实现(三)
三，DS18B20的温度测量控制在该系统中，1-Wire总线上只存在1个DS18B20，在控制DS18B20进行温度测量的时候，根据1-Wire总线的特性和DS18B20的控制要求，可以采用相对简单的控制流程。下面是控制流程图：我们用状态机来实现这个控制流程。从控制流程图可以看到，系统从空闲状态到读出温度数据，总共有8个大的步骤。而其中2和6，3和7是相同的，用状态机实现的时候，可以用同一个状态表
liyaoyao_yy
·
2020-07-04 22:22
fpga
基于FPGA的ds18b20温度传感器设计程序
基于FPGA的DS18B20控制程序设计及其
Verilog
实现(一)(2012-05-2022:20:41)转载▼标签：杂谈一，总体介绍DS18B20是一个1-wire总线，12bit的数字温度传感器，
liyaoyao_yy
·
2020-07-04 22:22
fpga
可重用的UVM验证结构
路科验证官网：路科验证-专注于数字芯片验证的系统思想和前沿工程领域EETOP路科首页：EETOP-路科验证-IC验证培训CSDN路科首页：CSDN-路科验证-IC验证培训引言用System
Verilog
liubin1222
·
2020-07-04 22:55
SV语言与UVM应用
IC验证培训——SV Interface 入门指导
路桑的个人网址：路科验证-IC验证培训-数字芯片验证当涉及到验证时，接口可能是System
Verilog
语言中经常用到的部分。接口广泛的应用在静态的被测设计（DUT）和动态的测试平台之间。
liubin1222
·
2020-07-04 22:24
SV语言与UVM应用
如何有效而正确的使用继承和多态性？
本文是有关System
Verilog
（SV）面向对象编程（objectorientedprogramming，OOP）的第二部分。
liubin1222
·
2020-07-04 22:23
SV语言与UVM应用
路科验证
Verilog
HDL 实验环境搭建
想做个简陋CPU和熟悉一些常用硬件接口，需要用到FPGA来实验。记得大学时阎石的《数字电子技术基础》上有，但考试不考，基本没学。实验环境是：QuartusII11.0、EP4CE6E22C8N开发板和一台逻辑分析仪以下只是简单笔记，只适合自己下次看，毕竟只是把FPGA用在业余电子制作中，操作步骤极易忘记。一、新建工程1.File->Newprojectwizard..新建工程项目2.Next3.选
mkelehk
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2020-07-04 22:30
FPGA
modelsim的TCL脚本的define incdir命令解析
(1)+incdir+：如：vlog+incdir+YOUR_SOURCE_PATHfoo.v+incdir+YOUR_SOURCE_PATH选项是指在
verilog
文件中出现`include"xxx.v
limanjihe
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2020-07-04 21:36
脚本
CRC校验码的
verilog
实现与仿真结果
循环冗余校验码（CRC）的基本原理是：将被处理的报文比特序列当做一个二进制多项式A(x)的系数，（任意一个由二进制位串组成的代码都可以和一个系数仅为‘0’和‘1’取值的多项式一一对应。例如：代码1010111对应的多项式为x6+x4+x2+x+1，而多项式为x5+x3+x2+x+1对应的代码101111），该系数乘以2^n（n为生成多项式g(x)中x的最高次幂）以后再除以发送方和接收方事先约定好的
stubben_bear
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2020-07-04 21:26
FPGA
verilog
利用FPGA实现PCI总线接口及Windows驱动实现
部分
Verilog
代码如下：ST_CFGREAD:beginenable<=EN_RD;if(~irdy||trdy)beginca
li171049
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2020-07-04 21:25
FPGA
PCI
WINDOWS驱动
如何用ModelsimSE仿真IP核-以PLL为例
我们之前介绍了如何使用ModelsimSE进行仿真和利用do文件的仿真方法，但是其中待仿真的模块是我们自己编写的
Verilog
模块，但是在实际工作中，我们的设计中会经常用到FPGA厂商给我们提供的现成模块
七水_SevenFormer
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2020-07-04 21:07
FPGA基础知识
Verilog
有符号数无符号数混用
a,b,da,dm,mul都定义成有符号类型，下面这几行代码综合后仿真可以得到正确的运算结果。assignda=(reset==1)?6'sb0:a+b;assigndm=(reset==1)?6'sb0:a-b;assignmul=(reset==1)?11'sb0:a*b;下面这几行代码当输入为负数时，结果错误，为什么呢？assignda=(reset==1)?6'b0:a+b;assignd
lenlendenuan
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2020-07-04 21:14
HDL
FPGA设计流程
HDL设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与
Verilog
HDL两种形式外，尚有各自FPGA厂家推出的专用语言，如Quartus下的AHDL。
kobesdu
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2020-07-04 20:44
用
verilog
实现 74LS160，然后实现2000分频占空比50的分频器
因为这周有个作业要求用3个160实现一个类似2000分频占空比50的分频器，然后没用过
verilog
，就直接从网上抄了一个，但是并不好使，索性自己来moduleLS160(clk,ep,et,ld,clr
koala_cola
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2020-07-04 20:42
Verilog
Code
//
Verilog
Moduleexam.bcdsub////Created://by-kingbeful//at-12:35:192007-01-25//`resetall`timescale1ns/10psmodulebcdsub
kingbeful
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2020-07-04 20:48
我的奋斗
Verilog
的层次化设计
在
Verilog
中，顶层模块调用底层模块的语法很简单：底层子模块名实例名对应的端口参数子模块在顶层模块中例化以后，就相当于一个实际的电路，是物理上存在的实
king_lin_fly
·
2020-07-04 20:17
Verilog
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