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#Verilog
同步FIFO design and IP level verification
随着芯片规模的快速增长，灵活的system
verilog
成为设计/验证人员的基本功。本文从简易版的同步FIFO开始，熟悉IP设计与验证的基础技能。
weixin_30249203
·
2020-07-05 20:25
利用python自动生成
verilog
模块例化模板
实现
verilog
模块例化模板的自动生成也算是我自砸饭碗的第一步了O(∩_∩)O！二、代码设计要自动生成模块例化模板总共分三步：1打开设计文件，读取内容2正则匹配3打开指定上层文件，
weixin_30249203
·
2020-07-05 20:25
色度空间转换CSC(RGB转换YCBCR)的可综合
verilog
代码编写
2、编写可综合的
Verilog
代码程
wasdwf
·
2020-07-05 19:49
计算机组成原理课程设计：基于FPGA的
Verilog
模型机设计。
通过模型机设计可以掌握用
verilog
来硬件描述电路，掌握modlesim的仿真与调试，掌握基于ISE开发的基本流程整个模型机modelsim模型仿真以及通过ISE软件上位机在FPGA上实现模型机的算数逻辑运算和流水灯
vivi_and_qiao
·
2020-07-05 19:45
veilog
模型机设计
FPGA
74LS181
计组课程设计
【数字IC前端】System
Verilog
常见问题
附IC面试常考题链接：System
Verilog
常见问题汇总1、什么是callback？2、什么是factorypattern?
礼茶的贤
·
2020-07-05 18:08
数字IC验证
《FPGA入门教程》看书随笔——RTL设计
1、使用
verilog
进行RTL设计一般可归纳为3种基本的描述方式：（1）数据流描述：采用assign连续赋值语句（2）行为描述：使用always语句或initial语句块的过程赋值语句（3）结构化描述
风中月隐
·
2020-07-05 18:39
FPGA
Verilog
学习笔记（一）：线性反馈移位寄存器（LFSR）实现
线性反馈移位寄存器=移位寄存器+组合逻辑反馈●用处：产生伪随机序列、数据压缩、计数器、数据编码解码等等●好处：具有速度和面积优势●特点：★产生伪随机序列的最大长度：2^n-1;●种类：one_to_many:many_to_one:●“最大”的线性反馈移位寄存器★最大是指能产生的伪随机序列长度最长★一个D触发器叫做移位寄存器中的一个比特，D触发器的数目称为移位寄存器的比特数★“最大”的移位寄存器表
风吹哪儿呢
·
2020-07-05 18:06
Verilog学习笔记
Verilog
移位寄存器
Lattice Diamond中
Verilog
HDL按键延时消抖
按键消抖在之前的实验中我们学习了如何用按键作为FPGA的输入控制，在本实验中将学习如何进行按键消抖，用按键完成更多的功能。硬件说明按键是一种常用的电子开关，电子设计中不可缺少的输入设备。当按下时使开关导通，松开时则开关断开，内部结构是靠金属弹片来实现通断。按键抖动的原理抖动的产生：通常的按键所用的开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地
birate_小小人生
·
2020-07-05 18:22
FPGA
Verilog
HDL 学习（一）
Verilog
HDL程序的基本结构
Verilog
HDL程序是由模块构成的，一个模块可以包括整个设计模型或者设计模型的一部分。从结构上看，每个模块主要包含模块声明、端口定义、信号类型说明、逻辑功能描述。
不忘情贻
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2020-07-05 18:44
FPGA
verilog
做基于模板的图像处理的方法
FPGA
verilog
做基于模板的图像处理的方法首先，在如今CPU和GPU具有极强计算能力的情况下，为什么还要考虑用FPGA做图像处理呢？
Luchang-Li
·
2020-07-05 18:58
FPGA
Verilog
有限状态机的三种描述
在
Verilog
中描述有限状态机，可以有三种形式，可分为一段式、二段式和三段式。这三种描述主要根据其输入、输出和状态来分类。
爬坑少年
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2020-07-05 18:45
FPGA
Vivado安装教程补丁
最近开始搞FPGA，用的Xilinx公司的板子，写
Verilog
，自然也就得用Xilinx自家的软件Vivado，版本2015.4。
Daewis
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2020-07-05 17:38
FPGA
vivado
Verilog
之i2c协议
时间：2014年5月6日星期二1.问题描述：如图所示，已知时钟clk为100k，rst为复位信号，上升沿有效，基于
Verilog
HDL或者VHDL语言，将A器件内的六个8位数据，按照I2C协议规格送入总线
被称为L的男人
·
2020-07-05 17:46
FPGA
Verilog
【FPGA】【
Verilog
】【基础模块】3-8译码器
使用移位实现：moduledecoder(out,in);output[7:0]out;input[2:0]in;assignout=1'b1<
居然是可以改昵称的
·
2020-07-05 16:46
基础模块
FPGA学习
[AX301][
verilog
]信号发生器
原始：实现使用按键切换的正弦、方波、三角波、锯齿波、直流的信号发生器（幅值可调，频率不可调）https://download.csdn.net/download/u012135070/10305570改进1：实现使用按键切换的正弦、方波、三角波、锯齿波、直流的信号发生器（幅值可调，频率可调，相位可调）【DDS信号发生器，频率可调（通过clk分频来调节），相位可调(通过更改mif文件或者改变寻址起始
居然是可以改昵称的
·
2020-07-05 16:46
FPGA学习
cordic算法原理及
verilog
实现
cordic算法原理及
verilog
实现算法原理由此我们可以推出，当(x0,y0)与(x1,y1)的夹角为Θ时，满足如下关系：由此可得，当(x1,y1)长度为1时，，当根据坐标旋转法旋转Θ角度后，坐标点变为
黑色核桃
·
2020-07-05 16:11
verilog
算法
ZYNQ HLS图像处理加速总结(一)——FPGA硬件部分
概述HLS工具以个人的理解，xilinx将HLS（高层次综合）定位于更方便的将复杂算法转化为硬件语言，通过添加某些配置条件HLS工具可以把可并行化的C/C++的代码转化为vhdl或
verilog
,相比于纯人工使用
TiH2S
·
2020-07-05 16:36
Zynq
2015总结
verilog
读取txt文件
以前我一般常用到的系统函数只有几个：$readmemb，$readmemh，$display，$fmonitor，$fwrite，$fopen，$fclose等。通常需要对文件作预处理，才能用于Testbench读取。今天又尝试了几个其他的文件输入输出函数，不需要对文件进行预处理，直接使用需要的文件，只对需要的部分进行读取。$fseek，文件定位，可以从任意点对文件进行操作；$fscanf，对文件
poirot12
·
2020-07-05 15:52
vivado使用笔记（2）--实现时出现Could not generate core for dbg_hub
Couldnotgeneratecorefordbg_hub.AbortingIPGenerationoperaion.ThecurrentVivadotemporarydirectorypath,‘E:/E-drive-143921/3601/
verilog
煜大大
·
2020-07-05 15:56
VIVADO
FPGA
fpga/cpld
VIVADO
Verilog
HDL 使用笔记--连接运算符的使用
连接运算符时硬件描述语言中一种比较特殊的运算符，它的作用是将两组或两组以上的信号用大括号括起来，拼接成一组新的信号。如：{a，b，d，3’b101}如果a与d都是一位的信号，而b是四位的信号，则上例连接运算符操作后产生的信号有9位的位宽。它等价于{a,b[3],b[2],b[1],b[0],d,1’b1,1’b0,1’b1}，注意上例中，常数表达式前面的位宽时不能缺省的，如3’b101中的1，根据
煜大大
·
2020-07-05 15:56
verilog
Verilog
HDL 使用笔记2--赋值语句的使用
什么是过程赋值语句：位于过程块中的赋值语句称之为过程赋值语句，过程语句只能对寄存器类的量进行赋值。左端必须是寄存器类的变量（reg，integer，real，time）对于多位宽的寄存器变量（矢量），还可以只对其中的某一位或某几位进行赋值。对于存储器类，则只能通过选定的地址单位，对某个字进行赋值。还可以将前述各类变量用连接符拼接起来，构成一个整体作为过程赋值的左端。过程赋值语句的右端可以是由各种运
煜大大
·
2020-07-05 15:56
verilog
VIVADO
FPGA
Verilog
HDL的基本语法
Verilog
HDL的基本语法前言
Verilog
HDL是一种用于数字逻辑电路设计的语言。用
Verilog
HDL描述的电路设计就是该电路的
Verilog
HDL模型。
帕斯酱瞄
·
2020-07-05 15:46
Hardware
15、GPS L1信号跟踪通道
Verilog
源码
\qquad下面是GPSL1信号跟踪通道的
Verilog
代码：//-*-Mode:
Verilog
-*-//Originalfilename:tracking_channel.v//Filename:gps_tracking_channel.v
Turing_321
·
2020-07-05 15:47
#
3
HD-GR基带模块
Verilog
HDL常用的仿真知识
现在验证大多是基于UVM平台写的system
verilog
，然而我并不会sv，不过我会使用
verilog
进行简单的验证，其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。
YOYO--小天
·
2020-07-05 14:25
计算机硬件
在nc
verilog
仿真条件设置中+nospecify ，+notimingcheck 和 +delay_mode_zero之间有什么区别
+nospeicy：即nc
verilog
在仿真时忽略库文件中指定的50timeunit的延时。+d
tbzj_2000
·
2020-07-05 14:59
芯片设计
Verilog
HDL高级数字设计 从零学习（四）
Verilog
HDL高级数字设计从零学习（四）用循环算法的数字机模型函数和任务ASMD图计数器、移位寄存器和寄存器组的行为级模型本章主要总结一下刚结束的第五章的内容，但由于第五章包含了亚稳态的知识，暂时还没有很懂
王_嘻嘻
·
2020-07-05 14:36
verilog高级数字设计
FPGA从入门到精通(3) - DRAM
通过对比调用DRAM原语/IP产生DRAM的结果与直接运用
Verilog
来产生RAM的结果来加深DRAM的认识。通过对比调用SRL原语/IP产生D
Jasper兰
·
2020-07-05 13:12
FPGA从入门到精通(1) - 前序
所以不会不像其他教程那样，上来就跟你讲
verilog
，跑马灯，按键，计数器等等。因为这么学，最后只会越来越让自己感觉所做的事情和个程序猿无差，与我的初心不符。所以我会更加偏向于
Jasper兰
·
2020-07-05 13:12
黑金xlinix FPGA学习笔记（一）
verilog
HDL扫盲文-（2）
0.10单文件主义单文件主义对于新手来说，某个程度上它是一个“伟大的主义”但是又有很多人会受限这个“伟大的主义”。单文件主义就是，所有内容的设计都是在一个模块之内完成，这一点，有点像C语言中main那样，所有动作都在main()函数中完成。单文件主义是新手都要经过的，当游走一段时间以后，慢慢的我们会发现这个主义的局限性。我们想要越过“它”，但是又不知道要如何往哪个方向…这就是很多新手都会遇见的“瓶
枫_在路上
·
2020-07-05 13:19
FPGA
Verilog
编码规则：不使用integer类型，使用精确定义位宽的wire\reg类型
在初学
Verilog
时就被前辈教导，使用数字时应精确定义位宽，这是有道理的。举例：assignz_dout_t=(z_dout[12]==1'b1)?
stupid_h
·
2020-07-05 13:18
FPGA
基于FPGA的sobel边缘检测
这个真是让我头疼的问题虽然这个问题很经典但是我就是不会啊以上实现由两个大神的code可以参考，一个是无双（http://www.cnblogs.com/oomusou/archive/2008/08/25/
verilog
_sobel_edge_detector.html
橙色半瓶水
·
2020-07-05 12:49
FPGA
图像处理
《FPGA
Verilog
篇》Part 1 跑马灯例程的实现方法锦集
Part1跑马灯例程的实现方法锦集硬软件配置：//Engineer:Test202_Led10flash_DEO_xxx///CreateDate:2016/3/12//ModuleName:Led10flash_DEO_xxx//ProjectName:Led10flash_DEO_xxx//TargetDevices:CycloneIIIEP3C16F484C6N//Toolversions:
梁Rio
·
2020-07-05 12:44
《FPGA
Verilog》
verilog
中的有符号数乘法及其乘积位宽确定
verilog
中的乘法运算可如下处理：无论正负，乘数与被乘数均以补码(two'scomplement)表示，同时，乘数与被乘数的高位，需补符号位至与积同宽。
shimmy_lee
·
2020-07-05 11:02
FPGA学习笔记
【FPGA】
Verilog
状态机设计
状态机是fpga设计中极其重要的一种技巧，掌握状态机的写法可以使fpga的开发事半功倍。下面记录一下状态机的基本知识理论。实例：三种状态机实现代码：//一段式状态机modulestyle1_fsm(i_clk,rst_n,i1,i2,o1,o2,err);inputi_clk,rst_n,i1,i2;outputo1,o2,err;parameter[3:0]IDLE=4'b0001,S1=4'b
风雨也无晴
·
2020-07-05 11:24
【
FPGA
】
dlx流水线 cpu的
verilog
实现，最长最长的代码。。。
老师布置的任务，做实验实现dlx指令集的一个5级pipeline的cpu。那天晚上，为了处理流水线的相关问题，搞了半夜，复制粘贴了3k多行代码，搞的头昏眼花的，不过终究算是通过了，相关处理的很顺利，cpu也基本搞定，后来又添加了跳转指令成功时的流水线排空操作，cpu也算大功告成了。支持add、addi、ld、sw4条指令，哈佛结构目前未发现bug，现在拿出来和大家分享，希望能与有相同爱好的同志多交
sanzhong104204
·
2020-07-05 11:01
芯片与逻辑
数字集成电路设计-18-UVM
引言UVM（UniversalVerificationMethodology）可以理解为形而上的东西，可以理解为是基于System
verilog
的一个库，提供一些API调用。
Rill
·
2020-07-05 10:06
数字集成电路
数字集成电路设计-17-svunit环境构建
SVUnitisaunittestframeworkfordeveloperswritingcodeinsystem
verilog
.Verifysystem
verilog
modules,classesandinterfacesinisolationwithSVUnitto
Rill
·
2020-07-05 10:06
数字集成电路
Verilog
-tips
※参考书：
Verilog
HDL数字设计与综合（第二版）（本科教学版）字符串：必须在一行内写完。不可以包含回车。module中的input和output与函数值传递不同。物理意义是相连。
falrom
·
2020-07-05 10:13
七种常见的逻辑门真值表
（
verilog
学习笔记一之常见的逻辑门真值表）1、与门：所有输入为高时，才会有输出高。逻辑函数表示为F=A*B。输入A输入B输出Y0000101001112、或门：所有输入为低时，才会有输出低。
稻草人2468
·
2020-07-05 10:53
verilog
vivado：调试工具原理及实现学习总结(调用IP核,生成IP,例化,调试)
环境：VIVADO2018.2语言：
Verilog
HDL参考书目：XilinxFPGA权威设计指南-Vivado2014集成开发环境创建新的fifo调试工程创建工程，projectname:fifo_
verilog
jch_wang
·
2020-07-05 10:11
LCD1602液晶屏的FPGA驱动（1）————读，写模块
Verilog
代码LCD写模块//Name:Lcd_read_mod//Author:Yang_Cheng_Yu//Date:2020/4/18//==================defines==
杨少侠qy
·
2020-07-05 10:44
FPGA基础
VIO和ILA ip核的使用
最初学习
verilog
编程是比较容易上手的，因为它和C语言的语言风格非常类似，且自己尚有一些数字电路的基础，但是由于没有阅读英文文档的习惯，依然给自己造成了不小的
qq_43599976
·
2020-07-05 09:29
【
Verilog
】基于FPGA的闹钟系统设计（功能完整、附代码）
基于FPGA的闹钟系统设计为了读者能从大的框架上理解整个设计的思路，博主将所有的子文件整合到一个.v文件中，便于读者理解和使用。阿汪先生用的FPGA板子型号为：xc7a35tcsg324-1；`timescale1ns/1ps////////////////////////////////////////////////////////////////////////////////////Com
阿汪先生
·
2020-07-05 09:34
FPGA
【
Verilog
】基于FPGA的五子棋小游戏（VGA显示、双人对战、胜负判别算法）
基于FPGA的五子棋小游戏有一些说明：1、本文是基于VGA的显示小游戏，主要为VGA显示的拓展应用；2、为适应不同显示屏的分辨率，棋盘确定为10X10的黑线白底的方格；3、下棋主要用棋格颜色变化来反映，通过移位按键确定数组位置来表示待选择的方格，确定键按下改变对应方格像素值（下棋）；4、通过数组来保存每次按下的颜色，避免每次按下所有棋子颜色全变；5、阿汪先生用的FPGA板子型号为：xc7a35tc
阿汪先生
·
2020-07-05 09:34
FPGA
FPGA小游戏
FPGA课程设计
VGA显示
五子棋
Verilog
和综合工具设计ASIC或者复杂FPGA的基本流程
（3）模块级设计，即对每一模块：写RTL级
Verilog
；综合代码检查；写
Verilog
测试文件；
Verilog
仿真；写综合约束、边界条件和层次；预综合以分析门的数量和延时。
原点qiang
·
2020-07-05 09:09
Veriog
Verilog
--边沿检测
//边沿检测电路//方法一：打一拍后，看前后是否相反always@(posedgeclkornegedgerst_n)beginif(!rst_n)begina_ff0<=1'b0;endelsebegina_ff0<=a;endendalways@(posedgeclkornegedgerst_n)beginif(!rst_n)beginpedge<=1'b0;nedge<=1'b0;endel
原点qiang
·
2020-07-05 09:09
Veriog
编程问题
Verilog
HDL简单设计实例（三）
Verilog
HDL简单设计实例（三）声明简单触发器设计电平敏感型锁存器带置位和复位端的电平敏感型锁存器移位寄存器8位计数器声明该专栏下文章为本人学习时的笔记及对一些知识点的理解，无法保证正确与否，有误之处还望指出
APTXGM1
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2020-07-05 08:57
集成电路设计
verilog
实现多周期处理器之——目录及总述
本系列博文将使用
verilog
语言，实现兼容MIPS32指令集架构的处理器——OpenMIPS，MIPS是典型的RSIC处理器。
ty_xiumud
·
2020-07-05 08:57
#
基于FPGA实现uart串口模块（
Verilog
）--------接收模块及思路总结
基于FPGA实现uart串口模块（
Verilog
）--------接收模块及思路总结uart通信协议简单理解为串转并和并转串的两个模块。同时必须保证数据的正确性。且输入输出端为串行。
ty_xiumud
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2020-07-05 08:57
FPGA逻辑篇
逻辑门的
Verilog
实现与仿真
1，非门~2，与门&3，或门|4，与非门~(x&y)5，或非门~(x|y)6，异或门x^yor(~x&y)|(x&~y)7，同或门x~^ymoduleluojiyunsuan(a,b,z);inputa;inputb;output[6:0];assignz[6]=~a;assignz[5]=a&b;assignz[4]=a|b;assignz[3]=~(a&b);assignz[2]=~(a|b)
ty_xiumud
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2020-07-05 08:57
FPGA逻辑篇
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