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#Verilog
Verilog
中的函数
Verilog
中的函数
Verilog
HDL与大多数可编程语言一样，将使用率很高的代码，按照软件工程的思想，写成函数，这样，该函数可以被多次调用。
king_lin_fly
·
2020-07-04 20:16
Verilog
Verilog
编写AD7792采集温度驱动程序
1、电路原理图分析:（1）将IOUT1配置输出1mA,R5两端电压为参考电压。2、寄存器配置过程（1）配置寄存器：0x0000先发送高8位，后发送低8位，分两次写入放大倍数为1，使用外部基准电压源（2）模式寄存器：0x200A单转方式，64khz内部时钟（3）IO寄存器：0x03IOUT1连接AIN+，AIN+恒流输出1mA(4)读数据寄存器时要连续读16位，先读出高位后读出低位3、状态机设置分为
herryone123
·
2020-07-04 20:42
Verilog
传感器
FPGA入门的必经之路（一）
2、深入了解
verilog
或者VHDL
鸟哥^O^
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2020-07-04 20:32
心得感悟
基于FPGA的cordic算法的
verilog
初步实现
于是尝试用
verilog
来实现。
Tiger-Li
·
2020-07-04 20:58
FPGA
ZYNQ7000-FPGA入门
开发板：zedboard开发环境：Vivado2013.4操作步骤新建RTL工程，选择开发板ZedBoard源文件：描述逻辑约束文件：硬件引脚与符号的对应关系IP文件：外设封装，类似于C语言的库添加
verilog
kavin_zhuang
·
2020-07-04 20:22
FPGA
不同的
verilog
代码风格看RTL视图之一
刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意codingstyle，很容易就溢出了。当时做一个三位数的解码基本就让我苦死了，对codingstyle的重要性也算是有一个比较深刻的认识了。本文引用地址：http://www.eepw.com.cn/article/268450
kaopuguyue110
·
2020-07-04 20:17
转载
FPGA
FPGA nios学习笔记
软IP是用
Verilog
/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。固IP是完成了综合的功能块。硬IP提供设计的最终阶段产品——掩膜。
biao2488890051
·
2020-07-04 20:11
FPGA学习
对
Verilog
初学者比较有用的整理(转自它处)
对
Verilog
初学者比较有用的整理(转自它处)*****************************************************************************
雄关迈步
·
2020-07-04 20:27
在FPGA板上用
Verilog
实现车牌识别
一个车牌识别系统先在Matlab中实现，然后将其在FPGAXilinxSpartan-6上使用
Verilog
实现。以下是FPGA上系统的测试环境。
国外课栈
·
2020-07-04 19:01
电子
基于FPGA
Verilog
并行乘法器设计
并行乘法器优点：速度相对快缺点：资源消耗多modulemult(inputclk,inputrst_n,input[7:0]mul_a,input[7:0]mul_b,outputreg[15:0]mul_out);reg[15:0]stored0;reg[15:0]stored1;reg[15:0]stored2;reg[15:0]stored3;reg[15:0]stored4;reg[15:
花式吃肉
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2020-07-04 19:28
FPGA
verilog
中关于并行处理的心得
第一次写博客，只为分享。还望各位看官不吝赐教。作为初学者，对硬件语言的并行和顺行处理搞不清楚，我也为此也费了不少功夫，解释起来也很简单，并行就是同时进行，顺行就是顺序进行，可是真要用起来，不花点功夫是不会用的。先看个简单的，网上别人举得例子，相信大家一分钟就能看懂；////////来自网上///////////初始化m=1，n=2，p=3；分别执行以下语句1、beginm=n；n=p；p=m；en
jiangbeicaizi000
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2020-07-04 19:40
verilog
ISE中如何将自己的
verilog
源代码.v或VHDL源代码.vhd封装打包成IP核？
=======================第一篇=======================如何将自己写的
verilog
模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了
jbb0523
·
2020-07-04 19:21
ISE&ModelSim使用
verilog
学习笔记——三段式状态机
摩尔状态机的架构状态转换图codingmodulefinite_fsm(z_o,clk,Rst_n,w_i);//输出端口outputz_o;//输入端口inputclk;inputRst_n;inputw_i;//输出端口类型声明regz_o;//参数声明parameterIDLE=2'b00;parameterS0=2'b01;parameterS1=2'b10;//内部信号声明reg[1:0
jason_child
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2020-07-04 19:48
verilog学习笔记
verilog
FAQ
1.Whatistheraceconditionin
verilog
?
imeradio
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2020-07-04 18:44
Verilog
有什么用？
目录1.
Verilog
是什么？
不忘出芯
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2020-07-04 18:47
一起学Verilog
verilog
中的关键字disable用法
见西安企云基创软件disable语句可以退出任何循环，能够终止任何begin..end块的执行，用于仿真验证中。例如begin:onefor(i=1;i<5;i=i+1)begin:twoif(a==0)disableone;//从one这个begin..end中跳出，终止了forif(a==1)disabletwo;//从two这个begin..end块中跳出，从本次循环中跳出endend网
iPlatForm
·
2020-07-04 18:34
Verilog开发读书笔记
Verilog
开发中“=”和“
非阻塞(Non_Blocking)赋值方式(如b<=a;)，块结束后才完成赋值操作，值并不是立刻就改变的，这是一种比较常用的赋值方法。（特别在编写可综合模块时）。阻塞(Blocking)赋值方式(如b=a;)，赋值语句执行完后,块才结束，值在赋值语句执行完后立刻就改变的，可能会产生意想不到的结果。见西安企云基创软件一般情况下组合逻辑使用=赋值，时序逻辑使用<=赋值。举个例子：初始化m=1，n=2，
iPlatForm
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2020-07-04 18:04
Verilog开发读书笔记
1-1
Verilog
逻辑门
使用工具：XilinxISE14.7挺简单的不说什么，直接贴代码源文件代码：modulecode(inputwirea,inputwireb,outputwire[5:0]z);assignz[0]=~(a^b);assignz[1]=a^b;assignz[2]=~(a|b);assignz[3]=a|b;assignz[4]=~(a&b);assignz[5]=a&b;endmodule测试文
hyhop150
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2020-07-04 18:06
Verilog成长记
verilog
驱动1602液晶屏
这可绝不是简单的把单片机程序翻译成
verilog
程序这么简单。
hunterlew
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2020-07-04 18:52
FPGA学习
FPGA设计之硬件篇（一）
下了很大的决心来写这篇文章，我做FPGA也有两年了，从刚开始的
Verilog
开始学起，到后来的最小系统，再到飓风II代开发板设计，到现在的XILINXXC2C系列CPLD开发，覆盖了硬件设计底层的一些经验
huangpeng198798
·
2020-07-04 18:02
Verilog
学习笔记（06）
文章目录7.时序逻辑电路1.触发器（1）D触发器（2）JK触发器（3）T触发器2.移位寄存器（1）右移寄存器（2）左移寄存器3.计数器（1）反馈清零计数器（2）反馈置数计数器（3）移位计数器4.信号产生器（1）状态图类型（2）移位寄存器类型（3）计数器加组合输出网络类型（4）移位寄存器加组合逻辑反馈电路类型（5）m序列信号发生器5.有限状态机（1）状态机的组成（2）状态机分类（3）状态机的编码方式
高山流水123a s d
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2020-07-04 17:19
硬件描述语言Verilog
Verilog
学习笔记（01）
文章目录1.1什么是
Verilog
HDL？
高山流水123a s d
·
2020-07-04 17:46
硬件描述语言Verilog
一位全加器
Verilog
的三种不同的描述
写出一个一位全加器（包括carry-in和carry-out端口）的三种不同的描述，其中一个描述使用门级模型，另一个使用连续赋值语句，第三个使用组合的always。第一种：modulefull_adder(S,C_out,A,B,C_in);inputA,B,C_in;outputS,C_out;wirep1,p2,p3;regS,C_out;xorg1(p1,A,B);g2(S,p1,C_in)
高山流水123a s d
·
2020-07-04 17:46
硬件描述语言Verilog
verilog
中的case语句辨析
ArcanistheOmnipotent】从今天起弄明白case/casez/casex还是来自一篇paper分清楚case/casez/casex在simulation/synthesis到底有什么不同我基本就是照着翻译下来，基本没啥我总结的东西，因为消化的不好首先，一般性的常识是使用casez，强烈的建议不要使用casex，（虽然我没有这个常识）。这是为啥呢？待续。首先要明确的是'?'代表的不
hitman_cs
·
2020-07-04 17:04
RISC CPU处理器五级流水线 IF ID EX MEM WB 的编写@计算机组成原理
大二做的一个计算机组成原理课程设计，用
verilog
实现一个五级流水线的CPU。主要实现了加减、比较、左移右移、条件跳转等的精简指令集。
猴塞雷咩
·
2020-07-04 17:39
其他
m序列的原理以及
verilog
实现
定义m序列是最长线性反馈移位寄存器序列的简称。它是由带线性反馈的移存器产生的周期最长的序列。一般来说，一个n级线性反馈移存器可能产生的最长周期等于(2^n-1)。m序列是一种典型的伪随机序列。在通信领域有着广泛的应用，如扩频通信、卫星通信的码分多址（CDMA），数字数据中的加密、加扰、同步、误码率测量等领域。线性反馈移位寄存器原理方框图与产生m序列有关的3个方程1）递推方程它给出了状态ak和前面n
何时立秋丷
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2020-07-04 17:58
FPGA学习
FPGA控制DM9000A进行以太网数据收发的
Verilog
实现
本文为实现高速数据的实时远程传输处理,提出了采用FPGA直接控制DM9000A进行以太网数据收发的设计思路，实现了一种低成本、低功耗和高速率的网络传输功能，最高传输速率可达100Mbps。DM9000A简介主要特点DM9000A实现以太网媒体介质访问层(MAC)和物理层(PHY)的功能，包括MAC数据帧的组装／拆分与收发、地址识别、CRC编码／校验、MLT-3编码器、接收噪声抑制、输出脉冲成形、超
henhen2002
·
2020-07-04 17:19
FPGA学习
硬件编程：非阻塞赋值的细节探究（附带实际代码验证）
问题描述本人的FPGA工程需要融合多人的程序，其中以
Verilog
和VHDL为编程语言的模块皆有。而VHDL和
Verilog
在赋值语句上就有一些区别，虽然都分为非阻塞赋值和阻塞赋值。
hb_wxz
·
2020-07-04 17:44
什么是良好的
Verilog
代码风格？
http://kellen.wang/zh/blog/2015/03/03/what-is-good-
verilog
-coding-style/1.前言前段时间在公司负责制定代码规范，费了九牛二虎之力，
叮咯咙咚呛36
·
2020-07-04 16:08
FPGA开发
verilog
中判断上升沿和下降沿的程序
取一个信号的上升沿或下降沿信号，可以通过将信号delay后，然后将原信号和delay信号，通过不同的与非操作，获取上升沿信号或下降沿信号：阶段一：regdelay;//delay信号always@(posedgeclkornegedgerstn)if(!rstn)delay<=0;elsedelay<=orig;//orig是原信号wirepos_signal=orig&&(~delay);//原
gtkknd
·
2020-07-04 16:48
fpga
[SV]System
Verilog
中forever begin end導致的Hang死
System
Verilog
中foreverbeginend導致的Hang死一、當if條件不成立的時候，肯定會hang死。
gsithxy
·
2020-07-04 16:43
SystemVerilog
[
Verilog
]
Verilog
中的位拼接运算符{ }
Verilog
中的位拼接运算符{}引言：在
Verilog
中，如何給一個多bit（如123bit）的變量賦值呢？該不至於連續寫123bit的1吧？或者換算為16進制數表示？如果1230bit又該怎麼辦？
gsithxy
·
2020-07-04 16:42
SystemVerilog
经验分享
[SV]
Verilog
系统任务及应用实例 ---- 文件讀寫任务及应用案例（File I/O tasks and example）
Verilog
系统任务及应用实例----文件讀寫任务及应用案例(FileI/Otasksandexample)一、文件讀寫任務列表1.1、FileI/OtasklistNo.TaskDescription1
gsithxy
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2020-07-04 16:42
SystemVerilog
Cadence数字电路验证仿真工具IUS和IES以及xrun仿真环境搭建
代表工具，nc
verilog
。官方介绍：IUS（incisiveunifiedsimulator）CadenceIUSallowstoperformbeha
gsithxy
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2020-07-04 16:42
Tool
FPGA至简设计法之一：D触发器、波形、代码
在学习
verilog
之前，我们先学习一下D触发器以及它的代码。FPGA的设计基础是数字电路，因此很多同学会认为我们要先学好数字电路之后，才学习FPGA。
goodbey155
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2020-07-04 16:21
FPGA
FPGA编程语言
FPGA在编程时需要使用
verilog
或VHDL语言，而一般不能使用C语言进行编程。
optics_ts
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2020-07-04 16:14
FPGA
verilog
不可综合语句 总结 汇总(Z)
总结的不错，原文作者虽是新手但很细致，http://hi.baidu.com/publiclass/blog/item/f9bf6f64bd1003f8f73654de.html（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand
gioc
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2020-07-04 16:26
IC设计--
verilog
--单脉冲的产生
在IC设计中，很多时候我们需要产生单周期脉冲来作为启动信号。单脉冲产生很简单：1、输入信号signal_in延迟1个周期得到delay_reg1;2、输入信号signal_in延迟2个周期得到delay_reg2;3、delay_reg1取反然后与delay_reg2相与产生单周期脉冲pluse_out。NOTE:此种情况下，只要signal_in有脉冲就会产生单脉冲pluse_out。重点：as
IC小
·
2020-07-04 16:32
IC设计
System
Verilog
编写FSM
System
Verilog
编写FSM题目System
Verilog
实现仿真System
Verilog
编写FSM题目System
Verilog
实现moduleExampleFSM(inputlogicclk
纟彖氵戋
·
2020-07-04 16:00
【厉害了FPGA】
Verilog
实现接收帧数据的一种方法（帧数据同步搜索检测）
FPGA和其他设备进行通信的时候，如果传输的是大量数据，肯定需要打包（组帧）进行传输，而且都需要有帧头和校验位来确保帧数据传输正确。今天说一下最近自己做的一个项目涉及到的这个问题。当FPGA作为接收端去接收帧数据的时候，即使保证一帧数据的帧头是正确的，而且校验位是正确的也不能百分百保证这帧数据正确接收了，可能情况：1、数据传输有错误，但是错误的数据也得到了一样正确的校验位；2、数据中正好有一位数据
fucong59
·
2020-07-04 16:27
FPGA
Verilog
HDL运算符
一、逻辑运算符：&&：逻辑与；||：逻辑或；!：逻辑非。二、关系运算符：==：逻辑相等；!=：逻辑不等；===：全等；!==：不全等。"==="和"!=="可以比较含有x和z的操作数，在模块的功能仿真中有着广泛的应用。三、位运算符：~：非；&：与；|：或；^：异或；^~：同或。四、拼接运算符：{s1,s2,…,sn}五、一元约简运算符：约简运算符对单个操作数进行运算，最后返回一位数。其运算过程为：
formerman
·
2020-07-04 15:45
FPGA/CPLD
Verilog
HDL语言的用户自定义元件
Verilog
HDL语言提供了一种扩展基元的方法，允许用户自己定义元件（UserDefinedPrimitives，UDP）。
formerman
·
2020-07-04 15:45
FPGA/CPLD
语言
primitive
output
input
table
扩展
Verilog
状态机实现
本节主要谈一谈
Verilog
的状态机实现模板，并浅析比较。
染不尽的流年
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2020-07-04 15:38
Verilog
仿真时钟产生方法学习
一、变量初始化变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。当initial语句块中有多条语句时，需要用begin…end或者fork…join语句。直接初始化，如：reg[7:0]cnt=8'b00000000;二、时钟信号的产生1、普通
染不尽的流年
·
2020-07-04 15:07
FPGA学习（第8节）-
Verilog
设计电路的时序要点及时序仿真
一个电路能跑到多少M的时钟呢？这和电路的设计有密切联系（组合逻辑的延时），我们知道电路器件都是由一定延迟的，所以信号的仿真很重要。如果延迟时间大于时钟，就会导致时序违例，出现逻辑错误。项目要求300M怎么实现呢？学习涉及如下：建立时间保持时间；电路延时时钟频率关键路径流水线设计来提高CLK首先来看下D触发器一、D触发器时序分析上升沿前后对D有一定要求，称为上升时间和保持时间电路都是存在延时的：时钟
【星星之火】
·
2020-07-04 15:29
FPGA
FPGA学习（第6节）-
Verilog
计数器（实现流水灯+实现数码管秒表）
好的设计思路，扎实的设计基础是
Verilog
设计电路的重点。这一下来看计数器设计。
【星星之火】
·
2020-07-04 15:29
FPGA
Xilinx Artix-7 FPGA 【1】之实现DEMO工程并烧写
一、主要目的使用vivado15.4创建A7FPGA工程
Verilog
、约束等资源文件的编写及添加程序的仿真程序烧入固化二、创建A7FPGAVivado工程（1）选择新建工程：（2）项目名称及保存路径（
【星星之火】
·
2020-07-04 15:29
Xilinx
Artix-7
FPGA
数码管显示电路的
Verilog
HDL实现
想用FPGA控制4位8段数码管分别显示数字1、2、3、4。假设位选信号为低有效，当位选有效时，段选为0对应的二极管段被点亮。程序如下：moduleLED_Display(clk,seg,dp,an);inputclk;//输入时钟output[6:0]seg;//7个公共段选信号，从低到高对应七段数码管的ABCDEFGoutputdp;//小数点段选信号DPoutput[3:0]an;//4位数码
fannics
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2020-07-04 15:13
Verilog
HDL
FPGA中modelsim对IP的仿真
方法一：在仿真的文件中加入altrea_mf.v的文件（
verilog
语言来说，现在基本上设计语言都是
verilog
），就可以直接仿真在AlteraFPGA中定制IP核的工程。
翊沐
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2020-07-04 15:07
fpga
SDsoc
本来这是我研一进行的一个项目，后来虽然没有继续做下去，但是xilinx仍然在不断发展在他这方面的优势，已经从原来的ISE进化到vivado，SDK，SG(systemgenerator)，再到SDsoc，现在可以说不需要完全懂
verilog
edward_zcl
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2020-07-04 15:19
数字电路
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