#Verilog 第124页

Verilog 位拼接运算符 { }

虽然VerilogHDL和C语言长得很像，但是在学习verilog的过程中还是遇到了一些和C完全不同的语法，比如拼接运算符{}注意：这个{}的使用跟C语言一点关系没有，Verilog语言表示代码区块是用

CC_且听风吟·2020-07-04 03:56

基于FPGA，Verilog语言的LCD1602时钟和汉字显示方法

摘要lcd1602应该算是一个难点，不管是对于单片机的学习还是FPGA的学习。因为里面涉及到时序分析，地址度写，数据读写，指令读写，建立时间和保持时间，还有操作流程会变的复杂，这些都给刚学习的人一些困惑或是难以理解。在我的博文中，一直贯彻的理念是，希望能够起到抛砖引玉的作用，尽量将思考的过程描述清楚，而不是简单的写出相关知识和代码。干货关于lcd1602的文档有很多。市面上绝大部分都是基于HD44

weixin_42168194·2020-07-04 03:44

大话Verilog——Verilog入门（一）

笔者：Elin文章来至我的公众号：https://mp.weixin.qq.com/s/x-KlnwaXjKi76iUcOUU6eg前言今天心血来潮想写Verilog系列的文章，翻开了以前看过的一些书的文章

EE林·2020-07-04 03:41

Verilog HDL语言设计4个独立的非门

代码：moduleyanxu11(in,out);inputwire[3:0]in;outputreg[3:0]out;always@(in)beginout[0]=~in[0];out[1]=~in[1];out[2]=~in[2];out[3]=~in[3];endendmodule`timescale1ns/1nsmoduletest();reg[3:0]in;wire[3:0]out;ya

JZ_54·2020-07-04 03:41

【黑金动力社区】【原创博文集锦】《Verilog HDL那些事儿》导读

【连载】【FPGA黑金开发板】VerilogHDL那些事儿--我眼中的FPGA和VerilogHDL（一）【连载】【FPGA黑金开发板】VerilogHDL那些事儿--低级建模的基础（二）【连载】【FPGA

weixin_34319111·2020-07-04 03:43

Verilog HDL的程序结构及其描述

这篇博文是写给要入门VerilogHDL及其初学者的，也算是我对VerilogHDL学习的一个总结，主要是VerilogHDL的程序结构及其描述，如果有错，欢迎评论指出。

???Sir·2020-07-04 03:38

华为FPGA设计高级技巧Xilinx篇---读书笔记之一设计技巧

时间：2014-1-20------2014-1-21注释：在原文中使用的语言是VHDL，但是在笔记中我把它转化成verilog语言。

weixin_30955341·2020-07-04 02:02

FPGA--（verilog）行为级描述和结构级描述

1、在使用verilog描述电路时，既可以进行行为级的描述，也可以进行结构级的描述。①行为级描述：侧重对模块行为功能的抽象描述。②结构级描述：侧重对模块内部结构实现的具体描述。

weixin_30614109·2020-07-04 02:37

【连载】 FPGA Verilog HDL 系列实例--------序列信号发生器

【连载】FPGAVerilogHDL系列实例VerilogHDL之序列信号发生器一、原理在数字电路中，序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号.能产生这种信号的逻辑器件就称为序列信号发生器

weixin_30449453·2020-07-04 02:24

Verilog实现千兆以太网传输

在上次的实验中，我们详细讲解了网络传输的过程中如何对数据进行传输，以及数据传输的格式，这次实验中，我们详细讲解如何使用Verilog语言来实现将UDP数据的发送。以太网数据通信的示意

一苇度湖·2020-07-04 02:24

指令集并行流水线CPU设计

ISE环境，verilog编写：`timescale1ns/1ps////////////////////////////////////////////////////////////////////

流風回雪_YZK·2020-07-04 02:05

Altera FPGA NIOS-II之Hello World

但是与其他处理器架构相比NIOSII最大的特点是运行在（IntelAltera）FPGA上的软核处理器，说白了就是使用VerilogHDL或者VHDL语言在FPGA内部实现了一个处理器，这是一个庞大的系统

Mr qqtang·2020-07-04 02:32

Verilog HDL三种建模方式

模块（module）是verilogHDL设计当中的基本组成单元，每个设计都是由一个或者多个模块构成，为了能更好地完成设计，我们先来学习模块的写法。

硬件嘟嘟嘟·2020-07-04 02:35

初用Labview FPGA

http://zone.ni.com/wv/app/doc/p/id/wv-1062LabviewFPGA提供了一种更为直观的语言去进行FPGA的开发，使得研发者不必再用复杂的VHDL以及verilog

rissun·2020-07-04 01:53

一个基于verilog的FPGA　的LCD　１６０２　显示程序

FPGALCD1602显示程序代码片#这段代码是我参考网上的程序修改的代码，代码最终实现在LCD1602上显示“小姐姐”字样，由于LCD的点阵只能实现5*8，“姐”字我用了两个字节显示，以下是代码。代码我自己亲自测试过的。代码片去博客设置页面，选择一款你喜欢的代码片高亮样式，下面展示同样高亮的代码片.//Anhighlightedblockmodulelcd_1602(clk_50M,rst,en

永遇乐2019·2020-07-04 01:06

直接扩频通信（中）Verilog 实现

今天带来中篇，也是第二篇，系统的verilog实现。话不多说，上货。导读本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。

FPGA技术江湖·2020-07-04 01:37

直接扩频通信（上）理论基础

今天带来第一篇，上篇，基础理论介绍，接下来还会介绍“系统Verilog实现”以及仿真等相关内容。话不多说，上货。导读本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。

FPGA技术江湖·2020-07-04 01:37

Verilog HDL三种描述方式

一.数据流建模方式在组合逻辑电路中，数据不会存储，因此输入信号经过电路变为输出信号类似于数据流动。可以通过连续赋值语句这种特性进行建模，这种建模方式通常被称为数据流建模。连续赋值语句只能用来对连线型变量进行驱动，它可以采取显式连续赋值语句和隐式连续赋值语句两种赋值方式。1.显式连续赋值语句由两条语句构成：格式：;//对连线型变量进行类型说明assign#=赋值语句；//对这个连线型变量进行连续赋值

kww_·2020-07-04 01:35

Verilog结构描述

结构描述:用门来描述器件的功能；primitives(基本单元):Verilog语言已定义的具有简单逻辑功能的功能模型(models)；基本单元是Verilog开发库的一部分。

Summer8918·2020-07-04 01:53

verilog简单驱动LCD1602

modulelcd1602(//50Mhzclk,rst_n,//inputlcd_on,lcd_blon,//outputlcd_en,lcd_rw,lcd_rs,lcd_data);inputclk,rst_n;outputlcd_on,lcd_rw,lcd_blon;outputreglcd_rs;outputwirelcd_en;outputreg[7:0]lcd_data;//-----

das白·2020-07-04 01:44

Verilog实现LCD1602显示驱动

在做计算器时，需要将结果显示出来，所以就使用了LCD1602模块，这里附上驱动代码和验证代码以及调试心得。驱动代码如下：//*************************************//modulename:lcd_drive//engineer:JiahuiWen//time:2018-11-30//function:lcd1602drive//*****************

漫步人生只为寻你·2020-07-04 01:11

FPGA常用通信协议之IIC

数据传送格式2.4总线的寻址3FPGA读写EEPROM3.1EEPROM芯片手册3.1.1写时序：3.1.2读时序3.1.3硬件原理图：3.2RTL设计3.2.1项目需求分析3.2.2架构设计4.IIC工程Verilog

工作使我快乐·2020-07-04 01:06

Zynq学习笔记

https://www.eefocus.com/antaur/blog/16-01/376890_39201.html3对Zynq芯片的一些认识(1)、Zynq可以进行完全类似于ISE的FPGA开发，使用Verilog

春江明月·2020-07-04 01:57

HDL的四种建模方式

这里的器件包括VerilogHDL的内置门器件如与门and，异或门xor等，也可以是用户的一个设计。结构化的描述方式反映了一个设计的层次关系。数据流描述方

qp314·2020-07-04 01:45

基于FPGA实现ADC7768数据采集系统设计（8路）

整个软件的设计基于Vivado2019.1平台，使用SystemVerilog语言进行编程，并且本次设计遵循AD各项硬件指标。而现在多数是以单片机或C

宁静致远dream·2020-07-04 00:23

74LS163计数器及其应用

因此，硬件工程师根据设计中常用的电路设计了163计数器，本节内容首先介绍74LS163的基本功能，然后以163为基础设计一个分频器和一个2421码模8电路（重点讲设计思路，verilog程序请自行完成）

iosJohnson·2020-07-04 00:33

时序逻辑中的Verilog程序解读

同步时序逻辑电路中由于引入了时钟脉冲，在写verilog程序时，习惯面向过程或面向对象编程思维的童鞋带来理解上的困难。

iosJohnson·2020-07-04 00:33

Vivado dubug core被删除解决方法（The debug hub core was not detected, Dropping logic with cellname:'xxx'）

情景描述：使用Vivado2017.4书写Verilog代码，并且创建debugcore进行信号抓取。

hb_wxz·2020-07-04 00:59

ZYNQ笔记（6）：普通自定义IP封装实现PL精准定时中断

PL的中断通过Verilog代码产生，这样紧密结合PS-PL的处理，发挥各自的优势。

djue7752·2020-07-04 00:08

【FPGA黑金开发板】Verilog HDL那些事儿--串口模块（十一）

声明：本文为转载作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/关于FPGA串口通信的问题，老实说看了好多资料，都没有找到满意的结果，直到在黑金动力论坛中看到这篇文章，一时竟有豁然开朗之感，老实说黑金写的文章这的很不错，本人在里面受益颇多，在此对黑金的工作人员表示致敬！3.

hust_xiaowei·2020-07-02 15:10

Verilog学习笔记3：解决ModelSim闪退的问题

当前的Quaruts需要ModelSim进行仿真，但是今天在使用时，不能正常进行时序仿真。直接使用ModelSim进行仿真，只要一仿真，ModelSim就立即退出（闪退）。从网上多方查找原因，大多说是与“爱奇艺”有关，但是我的计算机中，并没有装爱奇艺。对Windows进行设置，在启动时，禁用所有应用程序，仍然不能解决问题，网上说要重装计算机了，太麻烦了，继续寻找原因，感觉和插件有关，使用360卸载

snmplink·2020-07-02 15:23

vivado深入理解 --- advanced synthesis

vivado支持可综合的语言子集：SystemVerilog、Verilog、VHDL以及三者的混合语言。systhesis支持两种设计模式：projectmode和non-projectmode。

nearcsy·2020-07-02 13:48

看思维导图：一文带你学Verilog HDL语言

最为流行的硬件描述语言有两种VerilogHDL/VHDL，均为IEEE标准。VerilogHDL具有C语言基础就很容易上手，而VHDL语言则需要

嵌入式客栈·2020-07-02 12:25

SANXIN-B01 Verilog教程-郝旭帅团队

今天给大侠带来“SANXIN-B01开发板verilog教程-郝旭帅团队电子版”，获取电子版资料，请在“FPGA技术江湖”公众号内回复“verilog教程-郝旭帅团队电子版”，即可获取。

郝旭帅FPGA团队·2020-07-02 12:00

千兆以太网TCP协议的FPGA实现。

说明下，本工程为纯verilog实现的硬件TCP收发器，不同于其他的使用MCU构建软件协议栈的方案，如有同学学习实验需要用到，可以找我拿代码。

lzx6901152·2020-07-02 10:13

Verilog 参数化位宽转换设计实例

本设计包含一个位宽转换单元（如：将输入的4位的数据转换为8位数据输出），一个向上计数器模块，一个top层，一个testbench。全部采用参数化设计。位宽转换单元converter.v代码如下：本文引用自：https://blog.csdn.net/llxxyy507/article/details/82790808moduleconverter#(parameterWIDTH=4,PAD_NUM

llxxyy507·2020-07-02 09:02

Xilinx ISE使用流程（从新建项目到仿真执行）－之一

最近在忙着做毕业设计（计算机专业，非电子专业），从小就喜欢电子技术，但由于之前没有接触过FPGA，所以特意跑书店买了一本《XilinxFPGA数字设计》一书，这本书同时用VHDL和VerilogHDL两种语言讲解

lishengbo·2020-07-02 08:15

VIM插件 -- 自动生成verilog module的testbench

VIM插件–自动生成verilogmodule的testbench@(VIM)文章目录VIM插件--自动生成verilogmodule的testbench1.动机2.代码3.使用方法4.效果5.说明1.

love小酒窝·2020-07-01 21:11

Verilog -- 并行2bit输入序列检测器

Verilog–并行2bit输入序列检测器@(verilog)乐鑫2020笔试题：描述：模块输入口是并行的2bit，实现对(1011001)2(1011001)_2(1011001)2的序列检测，输入数据顺序为高位

love小酒窝·2020-07-01 21:11

Verilog -- 序列发生器的设计

Verilog–序列发生器的设计@(verilog)文章目录Verilog--序列发生器的设计1.题目2.思路1-状态机实现3.思路2-移位寄存器实现4.思路3--计数器+组合逻辑1.题目产生序列信号11010111

love小酒窝·2020-07-01 21:11

Verilog实现之任意分频电路

一、行波时钟任意分频电路，相信很多人都听说过这个专业名词，好多视频上都说不建议使用计数器产生的分频时钟。其实在ＦＰＧＡ领域当中，由寄存器分频产生的时钟还有一个学名叫做，行波时钟。是由时序逻辑产生比如A寄存器的输出作为B寄存的时钟输入（一般不建议使用），如下图所示；驱动右边那个触发器的时钟即为行波时钟。之所以不建议使用在ＦＰＧＡ中使用行波时钟，因为这样会在ＦＰＧＡ设计中引入新的时钟域，，增加时序分析

柯西恒等式·2020-07-01 21:00

【Verilog】语法tips

大魔王是本人·2020-07-01 20:44

聚光科技实习笔记(2015.7.13 - 2015.7.17)

开发笔记2015.7.13-2015.7.17简述本周是我真正开始接触verilog开发的一周，本周我主要是完成了一个小型的计数平均器的开发。

曌曌曌·2020-07-01 17:08

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WilliamYuYuYu·2020-07-01 14:58

Verilog实现IMPS的5级流水线cpu设计（Modelsim仿真）

Verilog实现IMPS的5级流水线cpu设计本篇文章是在功能上实现cpu设计，而非结构上实现。

please tell me·2020-07-01 14:49

FPGA笔记之verilog语言（基础语法篇）

文章目录FPGA笔记之verilog语言（基础语法篇）1.verilog的基础结构1.1verilog设计的基本单元——module1.2module的使用1.3I/O的说明1.3内部信号的声明1.4模块功能的实现

Dobolong·2020-07-01 08:47

Verilog 学习笔记（Ⅰ）语言基础

ⅠVerilog语言基础一、数据基础电平：0，1，Z/？

Wolverin3·2020-07-01 04:37

verilog 实现无符号整数除法运算

本篇文章主要介绍一下无符号除法的硬件实现思想：主要方法有移位减法和基于coordic算法的实现（coordic实现了浮点除法）：1基于减法的除法实现：首先比较被除数和除数的大小关系，如果被除数大于除数，那么就用被除数减去除数，然后商自加1，直至被除数小于除数，此时被除数中存储的结果即为余数。该方法由软件实现较为简单。考虑到如32位的除法，最多比较次数可达2^32。所以不便于硬件实现。如果寄存器位数

zhuzhiqi11·2020-06-30 17:05

irun ， vcs 调用UVM 的方法

UVM_HOMEmy_file.svB:irun-uvmmy_file.svVCS:A:1,下载UVM,设置环境变量$UVM_HOME;2,setenvVCS_UVM_HOME//myuvm1.1%vcs-sverilog-ntb_optsuvm

zhuzhiqi11·2020-06-30 17:05

/count19_run_msim_rtl_verilog.do PAUSED at line 12

/count19_run_msim_rtl_verilog.doPAUSEDatline12作为一个初学者来说实在是太痛苦了，在网上找了很多解决办法，有说重新破解的，有说改do文

.... ....·2020-06-30 17:30

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