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#Verilog
verilog
实现中值滤波
转自：https://www.cnblogs.com/happyamyhope/前言：首先谢谢原博主的文章，对我的帮助很大，提供了一个完整的思路，极大方便了我将算法移植到FPGA上。实现步骤：1.查看了中值滤波实现相关的网站和paper；2.按照某篇paper的设计思想进行编程实现；3.对各个模块进行语法检查、波形仿真、时序设计、调试验证；4.与matlab的中值滤波结果进行比较。实现过程：1.查
颖妹子
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2020-06-28 21:18
Verilog
FPGA学习笔记（一）——FPGA学习入门
之前一直都是自己看书学习FPGA，例如：云创工作室《
Verilog
HDL硬件描述语言程序设计与实践教程》，该书主要讲了如何使用ISE和Modelsim进行编程，很详细，初学者可以对整个FPGA开发流程有个大概了解
颖妹子
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2020-06-28 21:47
FPGA学习笔记
SPACEMACS 配置
最近沉迷EMACS，主要还是因为EMACS有
verilog
-mode的自动补全，对于频繁修改模块的接口定义来讲，C-cC-a就可以把各种AUTO***的部分进行补全实在是太方便了。
weixin_38235859
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2020-06-28 20:04
利用
Verilog
HDL规划一款电子表芯片（万年历）
要求：增加测试设计，快速覆盖400年周期目的：掌握
Verilog
语言对组合逻辑的描述学习testbench的设计方法掌握仿真器（modelsim/
Verilog
/VCS）的仿真、调试、波形输出等常用技巧掌握
早睡身体好~
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2020-06-28 20:53
EDA应用实践
如何生成HDL例化模板？
In-vivado-how-to-generate-instantiation-template/td-p/471962《XilinxFPGA权威设计指南：基于Vivado2018集成开发环境》/何宾编著P87在传统的ISE开发环境中，提供了从用户自己设计的
Verilog
HDL
攻城狮Bell
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2020-06-28 20:53
verilog
三段式状态机学习笔记--按键消抖
什么是按键消抖：通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。一般不会超过20mS,这是一个很重要的时间参数，在很多场合都要用到。按键稳定闭合时间的长短
小猪小猪爱学习
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2020-06-28 19:32
Verilog
语法基础讲解之参数化设计
Verilog
语法基础讲解之参数化设计在
Verilog
语法中，可以实现参数化设计。
weixin_34355881
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2020-06-28 17:09
Verilog
有限状态机三段式描述方法【原创*改进】
1、好的状态机标准好的状态机的标准很多，最重要的几个方面如下：第一，状态机要安全，是指FSM不会进入死循环，特别是不会进入非预知的状态，而且由于某些扰动进入非设计状态，也能很快的恢复到正常的状态循环中来。这里面有两层含义：其一要求该FSM的综合实现结果无毛刺等异常扰动；其二要求FSM要完备，即使受到异常扰动进入非设计状态，也能很快恢复到正常状态。第二，状态机的设计要满足设计的面积和速度的要求。第三
weixin_34345560
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2020-06-28 17:29
FPGA/IC设计入门
实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉)，或者硬件描述语言(
Verilog
/VHDL)来实现，或许你觉得这太简单了，其实再复杂的设计也就是用逻辑门电路搭起来的。
weixin_34326558
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2020-06-28 17:30
学习
verilog
的经典好教材与资料
、夏宇闻、甘伟北京航空航天大学出版社(2008-09出版)
Verilog
数字系统设计教程(第2版)夏宇间北京航空航天大学出版社(2008-06出版)
Verilog
HDL数字设计与综合(第2版)SamirPalnitkar
AirZH??
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2020-06-28 16:09
modelsim(2) - vcd (dump, 查看，格式理解)
VCD是
verilog
的标准，所以有系统函数$dumpvars,$dumpfile(),$dumpon,$dumpoff,$dumpflush.但是VHDL没有相关函数,所以要使用modelsim的脚本
weixin_34206899
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2020-06-28 13:29
System
verilog
中的队列操作
system
verilog
中的队列操作十分简单，只需要调用函数即可。
weixin_34185320
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2020-06-28 13:41
Verilog
实现SPI协议
关于SPI的教程有很多，这里写下自己学习SPI协议后的总结。什么是SPI？SPI是SerialPeripheralInterfaceBus的缩写，意为：串行外围接口。它是一种用于短距通信的同步串行通信接口标准，主要用于嵌入式系统。这个接口是Motorola在1980年末开发的，之后变成一种约定俗成的通信标准。SPI协议使用单个Master的主-从（Master-Slave）结构，以全双工的方式工作
安公子_
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2020-06-28 11:49
Verilog
实现之异步fifo
上节课我们介绍了，同步fifo，感觉就是在双口异步RAM中进行了一些简单的外围操作，加了一些空满标志，内部用指针来进行寻址，从而取消了外部的地址接口。FIFO的一侧是读。一侧是写。所以具有了''wr_en"和"rd_en",一边是写数据，一边是读数据，所以就有了“wr_data”和“rd_data”,写会写满，读会读空所以具有了“empty”和“full”标志位。同步的fifo就是这么点东西。那么
柯西恒等式
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2020-06-28 10:00
verilog
语法实例学习(10)
常用的时序电路介绍T触发器和JK触发器在D触发器输入端添加一些简单的逻辑电路，可以生成另一种类型的存储元件。比如下图所示的T触发器。该电路有一个上升沿触发的触发器和两个与门，一个或门，以及一个反相器组成。在时钟上升沿到来之时，若T=0，则D=Q，若T=1，则D=~Q，因此，若T=0，在上升沿，电路保持当前状态，若T=1，则当前状态反转。T触发器特性表图下，T触发器是构建计数器的一个有用元件。任何可
ducode
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2020-06-28 10:07
自己动手写CPU（基于FPGA与
Verilog
)
大三上学期开展了数字系统设计的课程，下学期便要求自己写一个单周期CPU和一个多周期CPU，既然要学，就记录一下学习的过程。CPU——中央处理器，顾名思义，是计算机中最重要的一部分，功能就是周而复始地执行指令。其实开始做这部分之前，想到CPU就觉得很麻烦，毕竟时计算机内部最重要的东西，但其实刨开来细看，也就慢慢地接受了，当然我现在也不能说是了如指掌，说简单，毕竟自己还处于学习阶段，甚至可能还没有入门
weixin_33939843
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2020-06-28 08:35
使用
Verilog
实现FPGA计数器功能
一、设计要求编写
Verilog
HDL程序，实现如下功能：利用开发板上的数码显示译码器设计一个十进制计数器，要求该计数器具有以下功能：1.计数范围为0-20，计算到20时自动清零，计数间隔时间为1s；2.
weixin_33786077
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2020-06-28 05:36
Verilog
HDL | 简介与基本语法
致谢：本笔记基于龚黎明的系列讲解视频。(August10,2019)这篇文章的阅读量越来越多了，感谢各位对这篇文章的关注。从一个cs学生的角度来看，点击量多了，就说明在搜索引擎里这篇文章的排名已经比较靠前了，好的排名需要好的内容，这就给我的文章质量带来了挑战。不得不承认这篇文章在细节上有很多不足之处，大量笔记都是直接从视频里搬了下来，可能作为一个看了视频的人我觉得这篇文章可以作为好的笔记复习，但理
shawn233
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2020-06-28 04:25
Vscode自动生成
verilog
例化
前言veirlog模块例化的时候，辣么多的信号端子，手动例化又慢又容易出错，葵花妈妈开课啦，孩子手残老犯错怎么办？当然是脚本一劳永逸，妈妈再也不担心手残党。流程（1）在vscode中安装如下插件。（2）在电脑中安装python3以上的环境。下载地址：https://www.python.org/downloads/release/python-373/安装记得一定要勾选添加路径，记得管理员安装。重
weixin_30929295
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2020-06-28 02:22
【代码】
verilog
之：按键消抖
此模块完美运行/*----------------------------------------------------------------------------------------Filename﹕show_ctrl.v--Author﹕tony-ning--Description﹕按键消抖--Calledby﹕Topmodule--RevisionHistory﹕15-10-16-
weixin_30882895
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2020-06-28 02:49
流行的FPGA的上电复位
在基于
verilog
的FPGA设计中，我们常常可以看到以下形式的进程：信号rst_n用来对进程中所用变量的初始化，这个复位信号是十分重要的，如果没有复位，会导致一些寄存器的初始值变得未知，如果此时FPGA
weixin_30852367
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2020-06-28 01:06
几种按键消抖方案的
verilog
描述
首先，做两个假定，以方便后面的描述假定按键的默认状态为0，被按下后为1假定按键抖动时长小于20ms，也即使用20ms的消抖时间核心：方案最容易想到的方案在按键电平稳定的情况下，当第一次检测到键位电平变化，开始20ms计时，计时时间到后将按键电平更新为当前电平或许这才是最容易想的方案在20ms计时的过程中，有任何的电平变化都立即复位计时消除按键反应延时抖方案在有电平变化时立即改变按键输出电平，并开始
weixin_30809333
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2020-06-28 01:34
Mentor Graphics ModelSim SE 10.5官方原版+完美破解
bbs.eetop.cn/thread-629292-1-1.html这个txt里有下载地址Modelsimse是一款专业的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和
Verilog
weixin_30765319
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2020-06-28 00:36
[转载]关于generate用法的总结【
Verilog
】
转载自http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.htmlAbtractgenerate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经
weixin_30512785
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2020-06-27 20:08
单脉冲发生电路
【嵌牛鼻子】
Verilog
单脉冲状态机【嵌牛提问】如何用
Verilog
硬件描述语言编写一个单脉冲发生器？
标准与或式
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2020-06-27 20:13
verilog
实现中值滤波
图像信号在形成、传输和记录的过程中，由于成像系统、传输介质、工作环境和记录设备等的固有缺陷，不可避免地产生各种类型的噪声，降低了图像的质量，进而影响后续处理(如边缘检测、图像分割、特征提取、模式识别等)的效果或准确性。因此，对噪声图像进行滤波是必要预处理过程。但滤波算法在去除噪声的同时难免对图像造成一定程度的模糊，造成细节信息的丢失。中值滤波是对一个滑动窗口内的诸像素灰度值排序，用其中值代替窗口中
weixin_30420305
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2020-06-27 19:51
【推荐图书】+ 基于Nios II的嵌入式SoPC系统设计与
Verilog
开发实例+C#入门经典等...
【推荐图书】+基于NiosII的嵌入式SoPC系统设计与
Verilog
开发实例+C#入门经典等3赞发表于2016/7/421:14:12阅读（1921）评论（3）初次接触FPGA，到现在也有四年多了，当时读大二
weixin_30410119
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2020-06-27 19:01
verilog
数组定义及其初始化
Verilog
中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。
weixin_30355437
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2020-06-27 18:19
windows+modelsim+DPI+C
操作系统是win10，modelsim是10.4版本，tb用system
verilog
写，调用c函数用DPI接口，非常方便。首先可以直接运行Modelsim安装目录下的例子.
暮阳晨鼓
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2020-06-27 16:05
【转载】FPGA
Verilog
HDL 系列实例-------- 电子琴 电子钟
这是我从论坛上转载过来的，觉得写的还不错，暂时先转载过来，等有空的时候再验证下。转载地址：http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=1269705&bbs_page_no=12&bbs_id=1029控制说明：1、电子琴：程序设计采用八个输入端口，分别与实验箱上的按键8~1引脚相连接，采用一个输出端口，与扬声器的引脚连接，时钟频率采用6MHz和
weixin_30246221
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2020-06-27 15:10
Verilog
实例化时的参数传递
类似VHDL的Generic语句，
Verilog
也可以在例化时传递参数例子见http://sutherland-hdl.com/online_
verilog
_ref_guide/vlog_ref_top.html
weiweiliulu
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2020-06-27 15:47
FPGA
FPGA_Quartus 18.1环境搭建
文章目录前言Quartus下载与安装硬件连接新建工程
Verilog
代码引脚分配编译下载下载程序到Flash微信公众号前言前几周总结了下MCU,Xavier的GPIO,UART,CAN,以太网等的使用,本周开一下
weifengdq
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2020-06-27 14:28
FPGA
Verilog
HDL双沿采样（上升沿、下降沿）电路设计（深入理解）
目录前言题目方法一方法二注意点总结前言今天下午更新了一篇博客，对于博客中的一个问题我觉得有必要再深入探讨一下，那就是双沿采样电路。题目Buildacircuitthatfunctionallybehaveslikeadual-edgetriggeredflip-flop:方法一moduletop_module(inputclk,inputd,outputq);regq_d1;regq_d2;alw
wangkai_2019
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2020-06-27 13:54
hdlbits 练习汇总
最近发现一个很有意思的网站，可以在线提交
verilog
代码以完成一些任务，并且还能得到仿真结果对比。可以利用零碎时间提交一些代码，练习
verilog
基础知识。
wangbowj123
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2020-06-27 12:29
FPGA硬件设计
【HLS教程】HLS入门与精通
总纲HLS和FPGA实现是怎么一回事HLS已有库说明HLS语法讲解与实例HLS自定义模板HLS实现OpenCV函数前言主要还是工作中用到，HLS毕竟还是小众模版库，就目前来看，连
Verilog
普及都没有
北络
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2020-06-27 12:48
【HLS教程】
数字电路基础知识(四) 加法器-半加器、全加器与超前进位加法器
由一个与门和异或门构成.真值表：
verilog
数据流级描述：//半加器模块moduleadder_half(inputwirea,inputwireb,outputregsum,o
摆渡沧桑
·
2020-06-27 11:39
数字电路基础
数字电路基础知识(一) 复位设计-同步复位与异步复位
verilog
代码实现：moduled_ff_1(inputclk_i,rst_n_i,D,outputQ_o);regQ;//moduled_ffalways@(posedgeclk_i)//onlyonesensitiveclks
摆渡沧桑
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2020-06-27 11:07
数字电路基础
FPGA基础入门篇(六) 按键防抖电路实现（二）
正常情况下：使用用按键控制LED亮一、不使用按键去抖模块：
verilog
代码实现：//leddirectconnecttokey-led不使用按键去抖模块，按键每次按下时，LED灯亮移位。
摆渡沧桑
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2020-06-27 11:07
数字IC设计-FPGA
数字电路基础知识——组合逻辑电路（数据选择器MUX、多路复用器）
数字电路基础知识——组合逻辑电路（数据选择器MUX、也即多路复用器）本次介绍数据选择器的相关知识，数据选择器在电路设计中尤为重要，尤其是对于在
Verilog
中的if-else的语法即o=a？
摆渡沧桑
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2020-06-27 11:06
数字电路基础
Verilog语言
verilog
实现之同步FIFO
但是FIFO内部的存储单元主要是由双口RAM（异步读写来实现的），在
verilog
实现之RAM中已经讲过各种各样的RAM的实现。此时
柯西恒等式
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2020-06-27 10:00
FPGA实现FIR滤波器
中的FDAtool工具设计出一个采样频率为5KHZ、截止频率为1KHZ的FIR低通滤波器，通过FDAtool导出8点系数，然后将系数进行放大、取整，以便于在FPGA中使用，最后通过QuartusII进行
Verilog
chendilincd
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2020-06-27 10:44
数字信号处理
Verilog
学习笔记（三）：计数器的设计
计数器●同步计数器：所有寄存器共享一个时钟●异步计数器（行波计数器）：不断地分频下图就是一个行波计数器的实例：example：5-bitup-by-onedown-by-twocounter小结：上述代码实现的就是最简单的同步计数器。Example:用LFSR（线性反馈移位寄存器）实现的13倍分频计数器●XNOR4bitLFSR设计：●XNOR4bitLFSR状态转移图示(16进制)：0->2->
风吹哪儿呢
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2020-06-27 09:09
Verilog学习笔记
Python小实验：查看平台信息/处理谐波信号(面向对象)
比如Python语言在FPGA上实现定点平方根运算，取代传统的
Verilog
和VHDL语言进行硬件设计。以下用python语言查看当前系统和配置信息。
thistle2012
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2020-06-27 06:39
Python
Verilog
实现m序列发生器
1.m序列简介m序列是目前广泛应用的一种伪随机序列，其在通信领域有着广泛的应用，如扩频通信，卫星通信的码分多址，数字数据中的加密、加扰、同步、误码率测量等领域。m序列在所有的伪随机序列里面的地位是最基础同样也是最重要的。它的特点就是产生方便快捷，有很强的规律特性，同时自相关性、互相关特性也很好。在IS-95的反向信道中，选择了m序列的PN码作为地址码，利用不同相位m序列几乎正交的特性来为每个用户的
你好！！
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2020-06-27 05:57
FPGA
FPGA
Verilog
m序列发生器
《advanced fpga designed》 aes ch4 example design advanced encryption standard AES
verilog
AES:先进的加密标准。更容易意味着更少的设计错误（更可靠）和更快（简单的组合逻辑）4.1aes结构aes是对称的加密方式，将128位明文对应为128位密文。（可以为128，192，256位）aes具体解释：https://blog.csdn.net/qq_28205153/article/details/55798628Nk=Keysize/Wordsize；AES为分组密码，分组长度只能是12
dg胡子
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2020-06-27 04:45
Verilog
之流水灯
Verilog
HDL那些事儿_建模篇（黑金FPGA开发板配套教程）作者：akuei2说明：参照该书将部分程序验证学习一遍学习时间：2014年5月2号主要收获：1.对FPGA有初步了解；2.功能模块和控制模块
被称为L的男人
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2020-06-27 03:22
FPGA
Verilog
关于genvar及generate用法的总结【
Verilog
】
Abtractgenerate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。Introduction1.generate语法定义genvar，作为generate种的循环变
gampt
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2020-06-27 03:53
CPLD/FPGA
【FPGA】【
verilog
】【基础模块】按键消抖
方案1[参考自小梅的《FPGA自学笔记》]：modulekey_filter(clk,rst_n,key_in,key_flag,key_state);inputclk;inputrst_n;inputkey_in;outputregkey_flag;outputregkey_state;//----synchronizethekeysignalregkey_in_a,key_in_b;alway
居然是可以改昵称的
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2020-06-27 02:31
FPGA学习
基础模块
linux 计划任务crontab，定时打开一个图形界面
crontab经常遇到的问题是针对上述问题总结如下设置crontab的步骤debug查看crontab执行日志crontab默认是bash如何加载csh的环境变量总结simvision是cadencenc
verilog
亓磊
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2020-06-27 02:32
linux
verilog
中assign和always@(*)两者描述组合逻辑时的差别
verilog
描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。
Memory12547
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2020-06-26 23:32
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