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#Verilog
（一）60秒倒计时电路Logisim电路原理图和
Verilog
HDL 描述+ DE2-70开发板
首先，感谢MOOC华中科技大学谭志虎老师的计算机硬件设计课程！这套课程学习下来,帮助我理解了当时学习数字逻辑课程中存在的许多困惑！！硬件菜鸡一枚，本人硬件课程设计遇到的，特此记录下来，作为自己的学习记录，同时希望给还在挠头的同学一点参考，起到抛砖引玉的效果。废话少说！！正文来了！！！！第一步：先在logisim这个软件中用画电路原理图的方式，来看看它的电路原理图是啥样的吧！讲解一下原理图，因为我要
TATYBOY
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2020-07-04 08:22
硬件课程学习
我总结的学习FPGA100个值得…
2.
Verilog
支持两种进程initial和always进程3.阻塞与非阻塞指的相对于进程本身而言的。
sun shang chao
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2020-07-04 08:37
硬件大类
利用FPGA实现超声测距（
Verilog
HDL）
设计要求利用AlteraDE2-115开发板和某宝的HC-SR04超声波测距模块实现测距功能显示结果包括三位整数及两位小数距离小于10cm时点亮一个LED超声波原理：HC-SR04超声波测距模块可提供2cm-400cm的非接触式距离感测功能，测距精度可达高到3mm；模块包括超声波发射器、接收器与控制电路。图1为HC-SR04外观，其基本工作原理为给予此超声波测距模块一触发信号后模块发射超声波，当超
MuLeII
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2020-07-04 08:57
FPGA
VerilogHDL
FPGA笔试题解析（五）：
Verilog
程序设计
序列检测器的状态机实现，以前的博文写的很多，这里贴出两个简单易懂的，看需要的部分即可：序列检测器的Moore状态机实现序列检测器的Mealy状态机实现题目：用
Verilog
设计串专并电路？
李锐博恩
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2020-07-04 07:11
#
【FPGA】ROM/EPROM的设计（使用加载文件的方式初始化）
Verilog
描述：`timescale1ns/1ps///////////////////////////////////////////////////////
李锐博恩
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2020-07-04 07:11
Verilog/FPGA
实用总结区
【
Verilog
HDL 】不同抽象级别的
Verilog
HDL模型之门级结构描述
Verilog
模型可以是实际电路不同级别的抽象。
李锐博恩
·
2020-07-04 07:10
Verilog/FPGA
实用总结区
【FPGA】分频电路设计（
Verilog
HDL设计）（良心博文）
目录前言分频器分类偶分频奇分频占空比为50%的奇分频占空比不限定的奇数分频器前言虽然在实际工程中要产生分频时钟一般采用FPGA的时钟管理器来进行分频、倍频，通过设置一下IP核中的参数即可，这样做有很多别的方法（例如：直接用
Verilog
HDL
李锐博恩
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2020-07-04 07:10
#
谈谈Mux与门电路的相互替换（包含实例分析）
在秋招中，经常遇到的问题是用Mux替换门电路，例如与门，或门，非门，缓冲器，异或，甚至一位全加器，之前写过与此相关的博客如：【
Verilog
HDL训练】第04天（竞争、冒险、译码等）：4.如果一个标准单元库只有三个
李锐博恩
·
2020-07-04 07:09
#
Verilog
初级教程（6）
Verilog
模块与端口
博文目录写在前面正文模块端口端口类型
Verilog
1995与
Verilog
2001对比参考资料交个朋友写在前面前五篇文章已经将
Verilog
的零碎知识点讲解的差不多了，从这篇开始，就从模块开始了。
李锐博恩
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2020-07-04 07:09
#
数字设计基础教程
Verilog
初级教程（7）
Verilog
模块例化以及悬空端口的处理
博文目录写在前面正文按顺序排列的端口连接按名称排列的端口连接未连接/悬空端口处理关于模块端口的说明参考资料交个朋友写在前面此系列相关博文：
Verilog
初级教程（6）
Verilog
模块与端口
Verilog
李锐博恩
·
2020-07-04 07:09
#
数字设计基础教程
Verilog
初级教程（8）
Verilog
中的assign语句
博文目录写在前面正文赋值语法reg类型变量赋值隐性连续赋值组合逻辑设计举例说明参考资料交个朋友写在前面本系列相关博文链接：
Verilog
初级教程（7）
Verilog
模块例化以及悬空端口的处理
Verilog
李锐博恩
·
2020-07-04 07:09
#
数字设计基础教程
verilog教程
Verilog
初级教程（9）
Verilog
的运算符
博文目录写在前面正文
Verilog
算术运算符
Verilog
关系运算符
Verilog
等价运算符
Verilog
逻辑运算符
Verilog
位元运算符
Verilog
移位运算符参考资料交个朋友写在前面本系列相关博文链接
李锐博恩
·
2020-07-04 07:38
#
数字设计基础教程
【
Verilog
HDL 】
Verilog
迭代连接运算符
Verilog
HDL中有一个特殊的连接符号——“{}”，（上次看华为面试题也有这个简单的选择题），称为迭代连接运算符，顾名思义，它兼具迭代和连接的双重功效，如下：（1）连接功能该运算符号的第一个基本功能就是连接功能
李锐博恩
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2020-07-04 07:38
#
关于
verilog
与VHDL之间转换的软件 X-HDL 笔记
现在大部分都是用
verilog
编写代码，但是偶尔也会看到别人写的VHDL代码，对于VHDL不是很熟悉的人来说，这个软件还是实用的。
R@
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2020-07-04 07:05
FPGA
VIVADO自动生成编译时间实现版本管理
在使用Vivado编译的时候，经过会忘记修改版本号或者日期，这个真的是个头疼的问题，于是我就思考，是不是可以让vivado在跑之前将时间写入到一个文件中，然后使用
verilog
/vhdl读取该时间值，于是我就开始在网上查找资料
R@
·
2020-07-04 07:04
笔记
CORDIC算法详解(六)-CORDIC 算法的硬件实现
-CORDIC算法的硬件实现文章目录CORDIC算法详解（六）-CORDIC算法的硬件实现6CORDIC算法的硬件实现6.1CORDIC算法的硬件相关介绍6.2CORDIC算法的硬件实现（圆周系统）-
Verilog
碎碎思
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2020-07-04 07:42
FPGA
FPGA
CRC并行运算原理分析，公式推导及MATLAB实现，并行CRC
Verilog
代码生成
本文参考了博客：https://blog.csdn.net/qq_16923717/article/details/83826856，但是对文章里面的推导和MATLAB实现有点看不太懂++，但是这篇博客确实很容易让人理解，这里是对此博客的补充。根据博客的内容下载了论文:Parallel_CRC_Realization，本文的公式均来自本篇文章，下载网址见下。http://citeseerx.ist
Ekko-
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2020-07-04 07:29
MATLAB
【FPGA】Robei EDA常见问题解决 （4）——— 包含include文件和quartus综合的问题
妙啊~————————————正文的分割线——————————————在robeiEDA里添加了.v文件后，进行系统的综合，robei自动生成的代码里，是不包含我们平常在
Verilog
代码里的include
Ninquelote
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2020-07-04 07:14
Robei
FPGA
Quartus
Verilog
Robei
国产EDA
【FPGA】
Verilog
代码实现温湿度传感器DHT11
#今天也是咸鱼的一天~因为参加Robei杯是要做一个机器人，先不说这个机器人具体怎么机器法，但是和外界互通的传感器肯定少不了，通过获取外界环境数据，进行处理，然后做出各种各样的功能。先来讲个简单的模块，温湿度传感器DHT11。DHT11介绍DHT11是一款价格便宜，易于使用的温度湿度测量二合一传感器。它具有超小体积、极低功耗的特点。它使用单根总线与单片机进行双向的串行数据传输，信号传输距离可达20
Ninquelote
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2020-07-04 07:13
FPGA
verilog
fpga
DHT11
【FPGA】Robei EDA 相关博客合集 —— 软件使用/常见问题/Robei 赛杯
是一个非常适合没有接触过FPGA和硬件的学生，初学
Verilog
和FPGA的时候使用。
Ninquelote
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2020-07-04 07:42
生活的碎碎念
Robei
FPGA
VScode配置
Verilog
/System
Verilog
环境 (一）概述
为什么我要用VSCode，请查看我的另一篇Blog-FPGA之路——
Verilog
与编辑器的那些事儿在VSCode上将要实现的功能：语法高亮代码对齐括号的处理文件编码方式版本管理二进制文件系统文件图标快捷键操作自动例化自动补全
X-ONE
·
2020-07-04 07:58
Verilog
代码风格
注意代码的可读性和移植性养成良好的代码风格工程文件的分类：coredevsimdocsrc1在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，创建日期，概要，更改记录，版权等必要信息。2module：端口定义按照输入，输出，双向的顺序：模块名、模块例化名统一，例化名前加小写u_以区分（多次例化另加标识），三者关系：文件名：xxx.v(小写)模块名：xxx(小写）例化名：u_xxx_
mr_ma_
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2020-07-04 07:48
FPGA
FPGA开发经验谈
善用网络资源，不断总结自我SDC时序的约束越是直接的建模是学习和努力的方向，注意建模的思路，用自己的结构和方法来建立别人的思路建立用法的模板以及笔记把
Verilog
当做一个理想的工具为好掌握DUT，掌握
mr_ma_
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2020-07-04 07:48
FPGA
fpga
FPGA并行加法树设计
之前在设计中遇到过1个问题，如何在
verilog
中并行实现大量数据（几十、几百个甚至更多）的加法操作。
MmikerR
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2020-07-04 07:59
FPGA
fpga
verilog
systemverilog
UltraEdit在建立
Verilog
环境
原文地址：http://www.ednchina.com/blog/lijin305/10640/category.aspxUltraEdit是一款功能强大的文本编辑器，可以编辑文字、Hex、ASCII码，可以取代记事本，内建英文单字检查、C++及VB指令突显，可同时编辑多个文件，而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器，但它并不直接支持HDL。在网上查了资料后，自定义了一个Ve
MengBoy
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2020-07-04 07:38
EDA
FIFO学习：FIFO深度的计算、通过
Verilog
实现FIFO以及利用SRAM设计FIFO
本文档将记录对FIFO的学习以及通过
verilog
实现FIFO（同步、异步）的过程。
Librason.
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2020-07-04 06:19
【FPGA——协议篇】：I2C总线协议详解+
verilog
源码
1.whatisI2Cbus?①2条双向串行线，一条数据线SDA，一条时钟线SCL。②SDA传输数据是大端传输，每次传输8bit，即一字节。③支持多主控(multimastering)，任何时间点只能有一个主控。④总线上每个设备都有自己的一个addr，共7个bit，广播地址全0；系统中可能有多个同种芯片，为此addr分为固定部分和可编程部份，细节视芯片而定，看datasheet。2.howtowo
Lily_9
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2020-07-04 06:07
FPGA
用
verilog
来描述组合逻辑电路
1，什么是组合逻辑电路？逻辑电路在任何时刻产生的稳定的输出信号仅仅取决于该时刻的输入信号，而与过去的输入信号无关，即与输入信号作用前的状态无关，这样的电路称为组合逻辑电路。上图给出了一个典型的数字逻辑电路模型，其中的输入信号为X={X1,...,Xn},Y={Y1,...,Yn}为对应的输出信号，输入与输出的关系可以表示为：Y=F(X)。2，组合逻辑电路有哪些特点？组合逻辑电路具有两个特点：(1)
LZW760907
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2020-07-04 06:04
System
Verilog
中结合interface实现输出数据总线的功能(1)
在应用
Verilog
或者System
Verilog
编程时，映射于FPGA外部管脚的接口连线可以通过/CS、/RE、/WE等信号配合模块实现
JohnYork
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2020-07-04 06:42
HDL
HDL
FPGA
【
verilog
】三、门级建模
-门的类型：-与门、或门：输出端口排在最前面，输入端口有多个，依次排在输出端口之后；anda1(OUT,in1,in2,in3,in4);//类似这样-缓冲器、非门：可以有多个输出端口，只有一个输入端口且必须是实例端口列表的最后一个；bufb1(out,IN);//类似这样-带控制端的缓冲器、非门：控制信号有效是传递数据，无效时输出为高阻抗z-实例数组：允许定义门实例数组-门延迟：-上升、下降、关
JifengZ9
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2020-07-04 06:36
verilog
【
verilog
】九、UDP
-UDP：用户自定义原语（User-definedPrimitive），自成体系，UDP中不能调用其他原语或模块。UDP有两种类型：1、表示组合逻辑的UDP：输出仅取决于输入信号的组合逻辑；2、表示时序逻辑的UDP：下一个输出值不但取决于当前的输入值，还取决于当前的内部状态。输出端口必须被声明为reg类型。电平敏感的状态表输入项，优先级高于边沿敏感的状态表输入项；-组成：关键字primitive-
JifengZ9
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2020-07-04 06:36
verilog
verilog
I2C总线协议的
verilog
实现
最近一直在学习各种接口，今天要讲的是I2C总线。I2C是是一种简单的同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。主器件用于启动总线传送数据，并产生时钟以开放传送的器件，此时任何被寻址的器件均被认为是从器件．在总线上主和从、发和收的关系不是恒定的，而取决于此时数据传送方向。如果主机要发送数据给从器件，则主机首先寻址从器件，然后主动发送数据至从器件，最后由主机终止数据传送；如果主
IamSarah
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2020-07-04 06:08
IC模块设计
基于AHB总线的master读写设计（
Verilog
）
一、AHB总线学习1.AHB总线结构如图所示，AHB总线系统利用中央多路选择机制实现主机与从机的互联问题。从图中可以看出，AHB总线结构主要可分为三部分：主机、从机、控制部分。控制部分由仲裁器、数据多路选择、地址和数据多路选择及地址译码器组成。主机首先需要向仲裁器提出使用总线的请求hbusreq信号，仲裁器通过仲裁（多主机使用总线的优先级）授权（hgrant）给某一主机（注意：一个周期内只能有一个
HuaZi_Myth
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2020-07-04 05:11
ZYNQ流水灯实验（FPGA控制）
1.创建新工程，一路next2.选择对应型号板子3.增加资源，创建.v文件，这里命名为led.v4.定义模块，用到时钟输入和led输出5.编写
verilog
代码'timescale1ns/1psmoduleled
guo_kk
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2020-07-04 05:35
ZYNQ
Verilog
描述时序逻辑电路
一、分类：米利型和穆尔型时序电路：米利型：O=h(I,S);穆尔型：O=h(S)二、时序逻辑电路功能的表达：激励方程式，转换方程组，输出方程组。三、四位双向移位寄存器1.jpgmoduleshift74x194_beh(inputS1,S0,inputCP,CR,inputDsl,Dsr,//串行数据输入input[3:0]D,outputreg[3:0]Q);always@(posedgeCP,
打着石膏脚的火星人
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2020-07-04 05:57
Vivado使用技巧（24）：HDL/XDC中设置综合属性
本文将介绍Vivado综合工具支持的所有属性设置，并给出
Verilog
示例。1.ASYNC_REG该属性将reg类型配置为可以在D输入管脚接受
FPGADesigner
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2020-07-04 05:52
FPGA
HDLBits刷题合集—6 More
Verilog
Features
HDLBits刷题合集—6More
Verilog
FeaturesHDLBits-37ConditionalternaryoperatorProblemStatement
Verilog
也有像C语言一样的三元条件运算符
HDLBits
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2020-07-04 05:38
FPGA工程师：从绝望到绝地逢生
后来读研究生,工作陆陆续续也用过QuartusII、FoundaTIon、ISE、Libero,并且学习了
verilog
HDL语言,学习的过程中也慢慢体会到
嵌入式资讯精选
·
2020-07-04 05:42
Verilog
实现FIR滤波器
1、FIR滤波器简介不追究FIR滤波器的深层含义，我们只关注如何实现；可以看出，FIR滤波器的本质就是延迟、系数相乘与求和，如下图：2、设计基于以上分析，按照三级流水实现FIR滤波器设计：信号延迟-系数相乘-求和`timescale1ns/1psmodulefir(inputclk,inputrst_n,input[3:0]din,outputreg[9:0]dout);//dataregreg[
CLL_caicai
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2020-07-04 04:53
FPGA面试专题
FPGA/Verilog基础
LED驱动实验
包含了实验资源介绍，仿真内容，实验过程，
Verilog
设计代码，以及功能/时序仿真，详细展示了FPGA的开发流程和操作细节。
CLL_caicai
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2020-07-04 04:52
FPGA项目实战
Verilog
中三态门（高阻态）的理解与例子
以前只知道电路的输出有高阻态，但是对高阻态的理解不够，对高阻态的用法也不清楚，直到用
Verilog
实现单端口SRAM时，才有了一个进一步的认识，记录如下；
Verilog
实现单端口SRAM的内容见：
Verilog
CLL_caicai
·
2020-07-04 04:22
FPGA/Verilog基础
Verilog
中Case语句
实际问题中常常需要用到多分支选择，使用if语句导致内容繁琐；更明智的做法是使用case语句，case语句是一种多分支选择语句，可以方便的处理多分支选择。本文通过实际例子，讲解case语句的使用，以及case语句的变体casez和casex的使用：目录一、case的用法形式：功能：注意：测试：二、casez与casex的用法三、参考文献一、case的用法形式：case(控制表达式/值)分支表达式：执
CLL_caicai
·
2020-07-04 04:22
FPGA/Verilog基础
FPGA面试专题
fpga
verilog
Verilog
中Parameter用法-常量定义与参数传递（例化传递、defparam传递）
Verilog
中用parameter来定义常量，即用parameter来定义一个标识符来代表一个常量，称为符号常量，即标识符形式的常量，采用标识符代表一个常量可以提高程序的可读性和可维护性。
CLL_caicai
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2020-07-04 04:22
FPGA/Verilog基础
基于FPGA的I2C
verilog
游戏排行榜空闲位：SCL高电平SDA低电平起始位：SCL高电平SDA高电平到低电平结束位：SCL高电平SDA低电平到高电平读写状态：数据+响应位`timescale1ns/1nsmoduleIIC_WM(Clk,Rst_n,IIC_SCL,//iic时钟线IIC_SDA//iic数据总线);inputClk;//系统时钟inputRst_n;//复位outputregIIC_SCL;//IIC时钟
BrainBilk
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2020-07-04 04:20
FPGA
FPGA成长之路
不过现在想想VHDL语法真的比较复杂，但是VHDL语法相比
verilog
在数学运算上更有优势，更容易实现浮
朽月
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2020-07-04 04:12
FPGA
fpga
信号处理
神经网络
深度学习
自动驾驶
verilog
的描述风格
Verilog
HDL有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的
verilog
HDL模型。
xiao_du_
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2020-07-04 03:45
verilog
7、
Verilog
HDL--结构化建模
1、模块级建模（1）模块调用方式语法格式：模块名示例名(端口名列表)示例如下：当一个模块在当前模块被调用多次，其语法格式为：当定义的模块为标量时，若对其进行矢量调用，语法格式为：[阵列左边界:阵列右边界]()（2）模块对应方式a）端口位置对应方式语法格式：模块名实例名(,,…，)b）端口名对应方式语法格式：模块名实例名(端口名1,端口名2,…，端口名n)c）不同端口位宽的匹配当端口和端口的表达式位
笑一笑0628
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2020-07-04 03:09
verilog
FPGA学习路线就这么清晰——武汉华嵌科技解读
为了帮助从事或者即将从事FPGA设计的工程师尽快的了解FPGA技术，掌握设计的方法和手段，针对FPGA的初学者设计了这个为期四天的课程，着重介绍FPGA技术基础、
Verilog
语言及基于嵌入式软核处理器的
武汉华嵌科技
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2020-07-04 03:27
FPGA
ISE中将
Verilog
封装为IP核的方法
第一步：新建一个工程A添加需要封装成IP核的代码到工程A中第二步：属性设置Synthesis——》Properties——》XilinxSpecificOptions把-iobuf默认打勾，现在去掉默认值第三步：点击综合synthesis，生成.ngc文件。第四步：生成一个只含端口信号的顶层文件。为了验证IP核的正确性，进行第五步，调用IP核。第五步：工程B中例化第四步生成的顶层文件同时把.ngc
长弓的坚持
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2020-07-04 03:16
ISE使用
Verilog
HDL (6)结构化建模
前言：先说这节课听得不是很懂，没学数电，直接学
verilog
其实很难。但就像弹幕说的自己打开的视频，跪着也要看完。结构化建模优点之一是连线型变量与模块的连接关系很清楚。
王天羽同学
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2020-07-04 03:35
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