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#Verilog
Verilog
HDL常用综合语法
前面已经记录了一些组成
Verilog
的基本组成，可以用这些基本组成来构成表达式。这一节，就来记录一下把这些表达式构成一个文件的各种行为描述语句。
weixin_34348805
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2020-07-06 01:54
UART(串口通信)
是一种很常见的通信协议，此次写的程序在基于rs-232通信协议，以前在单片机里也用C51语言写过它的驱动程序，不过现在是用
Verilog
语言来写它的驱动程序，一种全新的思维模式来驱动它，和单片机大不一样
weixin_34343689
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2020-07-06 01:47
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--串口模块（十一）
声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/3.4实验十：串口模块单片机？串口？这些已经是众所周知的组合了吧。但是有一点你是否明白过串口传输的细小部分呢？我们先抛开硬件接口不谈（基本上没有什么好谈），在传统的串口实验。我们只是在串口的表面上，对单片机的寄
weixin_34327761
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2020-07-06 01:01
VCS仿真器加密代码方法
对于
Verilog
代码而言，编译器指令为：`protect128/`endprotect128；VHDL则为--protect128/--endprotect128。方法1可以
weixin_34294649
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2020-07-06 01:23
Verilog
设计风格
1.强烈建议用同步设计2.在设计时总是记住时序问题3.在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它4.在不同的情况下用if和case，最好少用if的多层嵌套（1层或2层比较合适，当在3层以上时，最好修改写法，因为这样不仅可以reducearea，而且可以获得好的timing）5.在锁存一个信号或总线时要小心，对于整个design，尽量
weixin_34288121
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2020-07-06 01:38
DUAL PORT RAM应用实例
时间：2018-05-1412:11:00链接：http://www.cnblogs.com/xingshansi/p/9035522.html前言主要是Xilinx常用模块汇总(
verilog
)【03
weixin_34279061
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2020-07-06 01:30
【黑金动力社区】【FPGA黑金开发板】
Verilog
HDL的礼物 -
Verilog
HDL扫盲文
声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/目录目录02第0章
Verilog
HDL语言扫盲文030.01
???Sir
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2020-07-06 01:44
FPGA实践笔记(七)—
verilog
组合逻辑描述用assign或者always@(*)
verilog
描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。
weixin_34268310
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2020-07-06 01:13
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--低级建模的资源（六）
声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/2.5低级建模的资源低级建模有讲求资源的分配，目的是使用“图形”来提高建模的解读性。图上是低级建模最基本的建模框图，估计大家在实验一和实验二已经眼熟过。功能模块（低级功能模块）是一个水平的长方形，而控制模块（低级控制模块）是矩形。组合模块，可以是任意的形状
weixin_34249367
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2020-07-06 00:53
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--低级建模的基础实例（七）
声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/第三章低级建模的基础实例从这一章开始，主要是由四个实验组成。实验七:数码管电路驱动。这个实验作为入门实验最具经典。透过这个实验可以有效让读者在“实感”上，感觉“低级建模”和传统的建模的区别。而且这个实验又很好的
weixin_34221332
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2020-07-06 00:04
第十六章 IIC协议详解+UART串口读写EEPROM
十六、IIC协议详解+Uart串口读写EEPROM本文由杭电网友曾凯峰根据小梅哥FPGAIIC协议基本概念公开课内容整理并最终编写
Verilog
代码实现使用串口读写EEPROM的功能。
weixin_34211761
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2020-07-06 00:49
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--PS2封装（十八）
声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/5.4实验十七：PS2封装有关PS2驱动什么，我们已经在实验八完成了，这一章我们要将PS2封装。在这里笔者稍微重复一下“封装（接口）的定义”：（一）最后的工程。（二）使模块独立。在5.3章中，我们对蜂鸣器的封装
weixin_34194379
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2020-07-06 00:26
Verilog
初学笔记--顺序操作 和 并行操作的一点思考（参考黑金教程：
Verilog
HDL那些事 建模篇）...
Verilog
是一门建模语言，而不是一门编程语言。同众多的编程语言相比，他最大的特点是并行性。即
Verilog
不但能描述串行操作，也能描述并行操作。
weixin_34194087
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2020-07-06 00:25
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--听听低级建模的故事（五）
那时候，我虽然很好掌握
Verilog
HDL语言的基础，并且很熟悉RTL级代码，可是我始终有一种“不可触及”的感觉。我
weixin_34160277
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2020-07-06 00:40
【FPGA】
verilog
实现的i2c接口控制
i2c协议规范：一、时钟首先第一步是产生fast-mode的400khz的scl速率，假设方波高低电平各占一半，即1.25us，理论上不满足规范上scl低周期1.3us，但是绝大多数器件都支持稍微超过400khz的速率。我们仍打算产生一个规范内的速率。输入时钟clk=20mhz，计数12+1次后翻转，即可产生一个周期为13x2x50ns=1.3us的方波clk_800，这个周期满足规范。也可以改变
weixin_34148508
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2020-07-06 00:33
ＡＳＩＣ设计流程和方法 王永清 王礼生
本文结合NC
verilog
，DesignCompile，Astro等ASIC设计所用到的EDA软件，从工艺独立性、系统的稳定性、复杂性的角度对比各种ASIC的设计方法，介绍了在编码设计、综合设计、静态时序分析和时序仿真等阶段经
weixin_34132768
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2020-07-06 00:49
(转)如何增加SignalTap II能觀察的reg與wire數量? (SOC) (Quartus II) (SignalTap II)
(SOC)(
Verilog
)(QuartusII)(SignalTapII)中，我透過syn
weixin_34087503
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2020-07-06 00:01
Verilog
加法器和减法器(4)
8位二进制减法的
verilog
代码如下：modulesubn(x,y,d,cin);parametern=8;input[n-1:0]x;input[n-1:0]y;outputreg[n-1:0]d;
weixin_34032779
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2020-07-05 23:38
用
Verilog
HDL设计一个与门逻辑，并进行前仿和后仿
执行菜单命令【File】-【NewProjectWizard…】，创建工程向导。在Whatistheworkingdirectoryforthisproject?下选择项目存储地址工作目录，Whatisthenameofthisproject?下填写工程名，最后一栏填写顶层文件名。添加已存在文件（可选），在【Filename】下选择已经存在的工程项目，利用【Add】或【Addall】命令添加文件到
weixin_34015336
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2020-07-05 23:52
(原創) 如何在DE2將CCD影像顯示在彩色LCD上? (Nios II軟體篇 + onchip memory) (IC Design) (DE2) (Nios II) (SOPC Builder) ...
(純硬體篇)(ICDesign)(DE2)討論了使用
Verilog
純硬體的方式實作簡易的數位相機，為了實現SOC和軟硬體整合，本文我們將加上NiosIICPU，透過軟體的方式去控制CCD和彩色LCD。
weixin_34006965
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2020-07-05 23:42
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--低级建模 仿顺序操作（十二）...
Verilog
HDL语言，要执行如同“顺序操作”，实际上是不可能的，但是
weixin_33976072
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2020-07-05 23:46
如何将自己写的
verilog
模块封装成IP核
将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：1.什么是BlackBox-一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道这个网表文件是怎样实现的，而只需要知道它的输入输出接口就可以了。这样的网表就称为黑盒子，因为我们不需要看到它的内部情况。-通常付费IP都会以Bl
weixin_33933118
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2020-07-05 23:32
verilog
中defparam的用法
转自：http://yj62827856.blog.163.com/blog/static/1770911742011919101252687/有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：1)defparam重定义参数语法：defparampath_name=value;低
weixin_33913332
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2020-07-05 23:45
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--低级建模的基础（二）
Verilog
HDL语言，虽然不同与其他高级语言的优秀结构性，但是作为硬件描述语言的它，最大的优势是并行操作
weixin_33895695
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2020-07-05 23:52
FPGA设计千兆以太网MAC（3）——数据缓存及位宽转换模块设计与验证
该模块核心是利用异步FIFO进行跨时钟域处理，位宽转换由
Verilog
HDL实现。需要注意的是用户数据包位宽32bit，因此包尾可能有无效字节，而转换为8bit位宽数据帧后是要丢弃无效字
weixin_33860722
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2020-07-05 23:43
IIC协议建模——读写EEPROM
该篇博文主要讲如何使用
verilog
来描述IIC协议，以读写EEPROM为例带领大家了解下明德扬四段式状态机规范和优势，另外还有一些自己在设计过程中总结的经验技巧。
weixin_33858249
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2020-07-05 23:34
(IC Design) (Quartus II) (SignalTap II) (
Verilog
)
AbstractQuartusII內的SignalTapII是debug
Verilog
很好的工具，不過似乎有時無法顯示reg的值，我發現一個小技巧可解決這個問題。
weixin_33849942
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2020-07-05 23:53
《
Verilog
HDL那些事儿》PDF 3.0版本发布
《
Verilog
HDL那些事儿》1.0版本发布四章内容，后续将后面的两章内容加入，最近比较忙，希望大家体谅！
weixin_33805992
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2020-07-05 23:39
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--倾向并行操作（三）
声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/2.2倾向并行操作在2.1章理解了"顺序操作"和“并行操作”的区别之后，这一章我们要讨论并且习惯“并行操作”的思考。上图是一个组合模块，里边包含了两个功能模块。一是对闪耀灯控制的功能模块，二是对流水灯控制的功能模块。假设我要利用“顺序操作”实现如图的功能模
weixin_33805557
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2020-07-05 23:07
Verilog
学习----条件语句、循环语句、块语句与生成语句
1.条件语句（if_else语句）3钟形式的if语句：1）if（表达式）语句。如if(a>b)out1=int1;2）if（表达式）语句；else语句；如if(a>b)out1=int1;elseout1=int2;3）if（表达式1）语句1；elseif（表达式2）语句2；elseif（表达式3）语句3；…………………...elseif（表达式m）语句m；else语句n；条件语句必须在过程块语句
weixin_33757609
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2020-07-05 22:00
行为级和RTL级的区别
RTL级，registertransferlevel，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；而Behavior级指的是仅仅描述电路的功能而可以采用任何
verilog
语法的描述方式。
weixin_33750452
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2020-07-05 22:50
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--命令式的仿顺序操作（十四）...
，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/4.3命令式的仿顺序操作什么是
Verilog
HDL
weixin_33735676
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2020-07-05 22:02
【连载】【FPGA黑金开发板】
Verilog
HDL那些事儿--PS2解码（九）
声明：本文为原创作品，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/3.2实验八：PS2解码PS2的简单认识在以前使用单片机对PS2进行解码的时候，一句话就是苦。如果是CPLD或者FPGA的前提下，PS2的解码才有意义。PS2的接口如上图，除了Pin5和Pin1其他的引脚对解码
weixin_33695082
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2020-07-05 22:37
基于FPGA的Cordic算法实现
本文是基于FPGA实现Cordic算法的设计与验证，使用
Verilog
HDL设计，
weixin_30920091
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2020-07-05 22:44
【连载】 FPGA
Verilog
HDL 系列实例--------AD转换（ADC0809）
【连载】FPGA
Verilog
HDL系列实例
Verilog
HDL之AD转换AD转换就是模数转换，顾名思义，就是把模拟信号转换成数字信号。我们所用的模数转换芯片是ADC0809。
weixin_30871293
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2020-07-05 22:51
全数字锁相环（DPLL）的原理简介以及
verilog
设计代码
随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。所谓数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是
weixin_30824479
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2020-07-05 22:18
verilog
写的LCD1602 显示
在读本文之前，请先阅读LCD1602的datasheet（百度到处都是）,熟悉有关的11条指令集。LCD1602的11个指令集链接http://www.cnblogs.com/aslmer/p/5801363.html（这是我总结的11条指令集，中英文结合）1、LCD1602基础知识（2）LCD1602操作流程2、代码：modulelcd_1602_driver(clk,rst_n,lcd_en,
weixin_30809333
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2020-07-05 22:38
verilog
语言的三种描述方式
verilog
语言有三种描述方法：（1）数据流描述：采用assign语句，该语句被成为连续赋值语句。
weixin_30746117
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2020-07-05 21:50
VHDL
Verilog
HDL与VHDL均是硬件描述语言（HDL）的一种，它们存在着异同点。
weixin_30701575
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2020-07-05 21:50
一些
verilog
风格
自
verilog
codingstylefrombelab1.portiability最基本的就是用`ifdef，还有要用相对路径不要用绝对路径，别人的IP尤其是memory用的时候打上一个wrapper
weixin_30660027
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2020-07-05 21:39
verilog
hdl中常数声明
1、语法声明：parameterxx=yy;`defineXXYY使用：xx`XX2、作用域parameter作用于声明的那个文件；`define从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：`ifndefxx`definexxyy//o
weixin_30636089
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2020-07-05 21:20
如何用
Verilog
产生pn序列？
下面就用
verilog
代码实现PN序列：modulepn_generator(a,
weixin_30576859
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2020-07-05 21:03
乘法器的
Verilog
HDL实现
1.串行乘法器两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。modulemulti_CX(clk,x,y,result);inputclk;input[7:0]x,y;output[15:0]result;reg[15:0]result;parameters0=0,s1=1,s2=2;reg[2:0]count=0;reg[1:0]state=0;reg[15:0]P,T;r
weixin_30548917
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2020-07-05 21:04
Verilog
Tips and Interview Questions
Verilog
InteriewQuetionsCollection:Whatisthedifferencebetween$displayand$monitorand$writeand$strobe?
weixin_30512785
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2020-07-05 21:07
数字调制解调技术的MATLAB与FPGA实现中文高清完整版PDF
下载地址：网盘下载数字调制解调技术的MATLAB与FPGA实现以Altera公司的FPGA器件为开发平台，采用MATLAB及
Verilog
HDL语言为开发工具，详细阐述数字调制解调技术的FPGA实现原理
weixin_30496431
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2020-07-05 21:54
FPGA笔试题集锦（血的教训）
ASIC：专用集成电路SOC：片上系统SOPC：片上可编程系统2.
Verilog
语法类：①
Verilog
两大数据类型：一类是线网类型，另一类是寄存器类型。
weixin_30487201
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2020-07-05 21:48
初学FPGA
Verilog
HDL作为现在最流行的FPGA开发语言，当然是入门基础。从最简单的代码学起。找最简单的基础实例（带仿真例程），看不懂查阅工具书。
weixin_30419799
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2020-07-05 20:54
流水线技术原理和
Verilog
HDL实现
所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以采用流水线设计方
weixin_30414245
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2020-07-05 20:46
FPGA算法学习(1) -- Cordic（
Verilog
实现）
上两篇博文Cordic算法——圆周系统之旋转模式、Cordic算法——圆周系统之向量模式做了理论分析和实现，但是所用到的变量依然是浮点型，而cordic真正的用处是基于FPGA等只能处理定点的平台。只需将满足精度的浮点数，放大2^n倍，取整，再进行处理。1.旋转模式假设要通过FPGA计算极坐标（55.6767°,1）的直角坐标。首先，角度值为浮点数，需要进行放大处理，放大10000倍。则预设的旋转
badiu_30394251
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2020-07-05 20:58
Verilog
浮点数运算模块
算法中常常会到浮点数运算，而浮点数的处理常常是
Verilog
初学中常常遇到的问题。以下将就一个简单的例子说明
Verilog
中浮点数运算处理。
weixin_30345577
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2020-07-05 20:19
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