VerilogHDL 第14页

数字IC设计经典书籍

1《VerilogHDL高级数字设计》中文版和原著。这本书本人以为是讲Verilog方面的最好的一本书，看完此书后，相信大家的code水平会有很大提高。

aozunling4867·2020-06-22 14:54

手把手教你学习FPGA系列视频教程_救护车鸣笛声

本套教程主要面对FPGA初学者，本次DIY活动不仅让初学者掌握FPGA硬件电路设计以及焊接方面的知识，更重要的是让初学者学习硬件描述语言（VerilogHDL）描述数字电路，以及QuartusII、Modelsim

aiao70469·2020-06-22 12:07

Verilog HDL 基本结构

VerilogHDL基本结构VerilogHDL基本结构BasicstructureFormatone：Formattwo：*RTL(RegisterTransferLevel)分析结果：**RTL(RegisterTransferLevel

岂暮酱·2020-06-22 10:23

数字时钟计数器（Verilog HDL语言描述）（仿真和综合）

目录前言主题VerilogHDL设计代码测试代码仿真波形ISE中综合RTLSchematicTechnologySchematic前言数字时钟计数器和我的前一篇博文：级联模60计数器（VerilogHDL

李锐博恩·2020-06-22 04:47

复数乘法器研究

复数乘法器研究在wallace乘法器的基础上设计一个复数乘法器（有关wallace树乘法器的内容，看我的相关博客，这里只是调用了Wallace树乘法器的verilogHDL代码），复数的乘法算法是：设复数

李锐博恩·2020-06-22 04:16

VSCode配置Verilog/SystemVerilog开发环境（三）插件配置

目录Lint检查vivado绑定VSCode定义跳转/定义悬浮显示本节将要实现的功能：Lint检查vivado绑定vscode定义跳转/定义悬浮显示Lint检查如第（二）节安装VerilogHDL/SystemVerilog

X-ONE·2020-06-22 02:54

VSCode配置Verilog/SystemVerilog环境（二）插件安装

目录1.1.VerilogHDL/SystemVerilog1.2.CodeAlignment1.3.BracketPairColorizer1.4.Tabout1.5.ICON1.6.TCLLanguageSupport1.7

X-ONE·2020-06-22 02:54

FPGA数字信号处理（十七）多级CIC滤波器Verilog设计

该篇是FPGA数字信号处理的第17篇，题接上篇，本文详细介绍多级CIC滤波器的特性、使用VerilogHDL设计多级CIC滤波器的方法。

FPGADesigner·2020-06-21 20:27

FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

本文将简单介绍另一种数字滤波器——IIR滤波器的原理，详细介绍使用VerilogHDL设计直接型IIR滤波器的方法，下一篇会介绍如何用VerilogHDL设计级联型IIR滤波器。

FPGADesigner·2020-06-21 20:56

FPGA数字信号处理（二）并行FIR滤波器Verilog设计

本文将简单介绍FIR滤波器的原理，详细介绍使用VerilogHDL设计并行FIR滤波器的流程和方法。

FPGADesigner·2020-06-21 20:25

FPGA基础设计（9）Verilog数据类型和表达式

表达式4.1运算符除法/和求余%幂运算**数学运算时unsigned和sigend的问题关系运算符相等运算符位操作运算符缩位运算符移位运算符4.2操作数4.3位宽问题4.4符号问题5.赋值1.数据类型VerilogHDL

FPGADesigner·2020-06-21 20:25

简易CPU的设计和实现

二.CPU设计准备：所采用软件为QuartusII9.0，所使用语言为VerilogHDL。三.CPU架构的设计：四.CPU各个部件的功能简述：1.程序计数器(PC)：

阡飞陌·2020-06-21 12:15

Verilog设计实例（7）基于Verilog的数字电子钟设计

个人微信公众号：FPGALAB个人博客首页正文设计要求基于模块化的设计思想，采用VerilogHDL语言设计一个能进行时、分、秒计时的二十四小时制的数字电子钟，并具

李锐博恩·2020-06-20 23:50

FPGA数字信号处理（十六）单级CIC滤波器Verilog设计

本文将详细介绍使用VerilogHDL设计单级CIC滤波器的方法。接下来几篇会介绍多级CIC滤波器的Verilog设计、使用Quartus和Vivado的IP核设计CIC的方法。

FPGADesigner·2020-06-20 22:41

译码器设计——Verilog HDL语言

运用VerilogHDL进行设计，完善译码器的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识3线-8线译码器的功能；如何用always语句、case语句进行逻辑功能的描述。

MMagicLoren·2020-06-01 18:04

编码器设计——Verilog HDL语言

运用VerilogHDL进行设计，完善3位二进制优先编码器的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。

MMagicLoren·2020-06-01 17:36

Verilog HDL学习（1）

（注：本系列用于自己开始自学VerilogHDL语言时做备忘梳理使用）1.基础概念2.描述方式3.第一个示例——2选1数选器的实现基础概念1.VerilogHDL是一种硬件描述语言，广泛用于开发FPGA

燃梦祝歌_焚诗祭酒·2020-05-13 15:57

FPGA快速入门— Verilog快速入门

VerilogHDL（HardwareDescriptionLanguage）是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，具有灵活性高、易学易用等特点。

AccFPGA·2020-04-25 12:04

状态机设计模式

再之后是读研时跟着导师做课题，用VerilogHDL写FPGA程序，仿真一些数字信号的处理算法，其中也大量使用了状态机编程。FPGA还记得有一次和导师沟通科研时，他提及说状态

邱simple·2020-03-14 10:10

【C/C++ & 汇编语言 & Verilog】越界截断——数据越界问题的多角度分析

0前言0.1讨论层级和范围讨论层级计算机底层：硬件层次与汇编指令层次信息与二进制位讨论范围信息的存储与运算在汇编语言与VerilogHDL中的联系与区别事实上，数据越界截断问题，在计算机体系的任何层次，

XV_·2020-02-23 21:32

+:符号的用法

在verilogHDL中定义寄存器的一般写法是：A[B:C]，其中B和C是常数。但是在有些情况下需要B和C是变量，例如A[X:Y]，X和Y都是变量，使用这种写法，编译会报错。

mudu86·2020-02-18 05:20

【Verilog语言】Verilog语法基础

Verilog全称叫做VerilogHDL(HardwareDescriptionLanguage)，是一种硬件描述语言。

习惯研究所所长·2020-02-17 09:27

verilog HDL 进击之路

Verilog进击之路-夯实基础第一节之结构化设计随着数字电路设计的复杂化和专业化，传统的电路设计逐渐没落，VerilogHDL逐渐走入历史舞台。好多人并不是不会Verilog，而是缺乏细致的了解。

执剑行者·2020-01-04 10:00

Verilog循环语句

在VerilogHDL中存在着四种类型的循环语句，用来控制执行语句的执行次数。其语法和用途与C语言很类似forever连续执行过程语句。repeat连续执行一条语句n次。

暗夜望月·2020-01-02 16:28

你知道Verilog HDL程序是如何构成的吗

本节通过硬件描述语言VerilogHDL对二十进制编码器的描述，介绍VerilogHDL程序的基本结构及特点。

电子技术爱好者·2019-12-30 20:00

你知道Verilog HDL程序是如何构成的吗

本节通过硬件描述语言VerilogHDL对二十进制编码器的描述，介绍VerilogHDL程序的基本结构及特点。

电子技术爱好者·2019-12-30 20:00

Verilog HDL基本结构

通过上一篇《VerilogHDL入门》，我们大致了解Verilog的一个基本结构，即：//**模块名定义**modulemux2_1(a,b,s,y);//**引脚方向定义inputa,b,s;outputy

AlexanderCAUC·2019-12-28 11:14

vivado进阶：FPGA实现（一）

中国大学MOOC[UESTC数字设计FPGA应用]通过实践，进一步掌握硬件描述语言（VerilogHDL）与vivado开发的全过程。在vivado的开发环境下，使用VerilogHDL编译代码。

钟的子期·2019-12-21 12:28

FPGA —— Quartus II 15.0 使用 ModelSim SE-64 2019.2 软件进行仿真

QuartusII15.0使用ModelSimSE-642019.2软件进行仿真ModelSim仿真VerilogHDL时需要编写一个TestBench仿真文件，通过仿真文件提供激励信号。

一梦一人生·2019-11-29 13:00

[FPGA]浅谈LCD1602字符型液晶显示器(Verilog)

概述本文围绕LCD1602字符型液晶显示器展开,并在FPGA开发板上用VerilogHDL语言实现模块驱动.首先来一张效果展示那么怎么在这块绿油油的平面上显示出点阵构成的字符呢?

方清欢·2019-11-26 20:00

verilog语言实现3-8译码器

姓名：杨汉雄学号：19011210569【嵌牛导读】VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能

d36a3fd5b3e4·2019-11-11 13:02

初始FPGA

FPGA和单片机的区别单片机FPGA哈佛总线结构，或者冯诺依曼结构查找表串行执行并行执行软件范畴硬件范畴C/汇编语言编程VerilogHDL/VHDL硬件描述语言编程FPGA制造商Xilinx(赛灵思)

星空下聆听·2019-11-03 22:00

【FPGA】准备入门学习----之初识FPGA(一）

转载连接----https://blog.csdn.net/Mculover666/article/details/80650035----Mculover666FPGA内部有大量的可编程逻辑功能，使用VerilogHDL

深入浅出,厚积薄发·2019-08-25 22:38

VerilogHDL系统任务$readmemb和$readmemh

系统任务均可以从文件中读取数据到存储器常用的格式：$readmemb("",,,);$readmemb("",,,);注：起始地址和终止地址可以不加。注意事项：（1）被读取的文件中只能包含：空白位置（空格、换行、制表格（tab）），注释行（//形式的和/…/形式的都可以）、二进制和二六进制数据。（2）被读取的文件中不能包含位宽书名和格式说明，对于$readmemb系统任务，每个数必须是二进制，对于

sanlinc·2019-08-16 18:04

VHDL——学习开篇1（入门体验与顺序执行）

文章目录0、背景1、VHDL入门体验1.12选1选择器1.2锁存器的设计1.3总结与注释2、VHDL顺序执行2.1赋值语句2.2流程控制语句2.21if语句2.22case语句0、背景明明已经掌握了verilogHDL

ciscomonkey·2019-07-17 17:56

FPGA学习笔记之——设计方法（1）计数器架构法

1.VerilogHDL模块结构模块是Verilog的基本描述单位，用于描述每个设计的功能和结构，以及与其他模块通信的外部接口。

苑同学·2019-07-17 17:14

数字IC设计入门必备——VIM自定义模板调用与VCS基本仿真操作示例

本文讲述VIM编辑神器的verilogHDL自定义模板调用以及VCS仿真软件的基本使用方式。

没落骑士·2019-05-23 20:00

C++基础——类封装简单示例

SystemVerilog已成为主流验证语言，相当于VerilogHDL与C++的结合体。故掌握C++基础是十分必要的。二、类封装示例及解读本文以《C++PrimerPlus》

没落骑士·2019-04-11 21:00

Mark # 一位资深工程师FPGA设计经验精华

后来读研究生，工作陆陆续续也用过QuartusII，Foundation，ISE，Libero，并且学习了verilogHDL语言，学习的过程中也慢

Florence_0·2019-04-04 16:39

4.3 Verilog练习(2)

目录练习五.用always块实现较复杂的组合逻辑电路练习六.在VerilogHDL中使用函数练习七.在VerilogHDL中使用任务（task）练习八.利用有限状态机进行复杂时序逻辑的设计练习五.用always

斐波那契程序员·2019-02-20 15:25

VHDL

VerilogHDL与VHDL均是硬件描述语言（HDL）的一种，它们存在着异同点。

千浦千钰·2019-02-03 21:00

用Verilog HDL语言实现一个4位的ALU

VerilogHDL学习笔记四编写一个4位的ALU，实现8种逻辑运算功能在设计ALU的代码之前，首先应学会任务task和函数function，利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试

白露为霜_98·2019-01-22 12:03

四选一数据选择器

VerilogHDL学习笔记二四选一数据选择器真值表：控制端S1S0输出OUT00in001in110in211in3设计代码：modulemux4_to_1(out,in0,in1,in2,in3,s1

白露为霜_98·2019-01-21 18:55

2.2 连续赋值、过程赋值

4、赋值VerilogHDL有两种为变量赋值的方法一种叫做连续赋值（ContinuousAssignment），另一种叫做过程赋值(ProceduralAssignment)。

斐波那契程序员·2019-01-14 20:44

Veriog——简易的BlackJack（21点）程序

从2个花到10个花的牌值就是牌花的点数，而A的牌值可以为1或者11.Verilog实现思路：参考J.BHASKER的《VerilogHDL入门》，实现思路如下：程序的输入包括牌值信号card_value

简丨生·2019-01-08 17:30

cordic算法详解

---------------------目前，学习与开发FPGA的程序员们大多使用的是VerilogHDL语言（以下简称为Verilog），关于Verilog的诸多优点一休哥就不多介绍了，在此，

小石头Stone·2019-01-02 09:16

Verilog部分系统函数用法

一、读取txt文档数据在VerilogHDL程序中有两个系统任务$readmemb和$readmemh用来从文件中读取数据到存贮器中。

修行进行时·2018-11-06 21:10

C语言与Verilog HDL语言的区别与不同

C语言与VerilogHDL语言同为计算机语言，语法相近，但本质的不同是什么？数字电路设计工程师一般都学习过编程语言、数字逻辑基础、各种EDA软件工具的使用。

daijingxin·2018-10-16 17:52

【 Verilog HDL 】进一步了解 Verilog HDL 的赋值运算符

目录连续赋值符号阻塞赋值符号非阻塞赋值映射赋值符号位置赋值以前已经写过博文专门介绍阻塞赋值和非阻塞赋值运算符了，见博文：【VerilogHDL】赋值语句之阻塞赋值方式与非阻塞赋值方式，可今天看《FPGA

李锐博恩·2018-09-19 16:05

用行为级描述方式实现一个加法器电路（基于ISE的设计）（2输入1位全加器电路）

硬件语言描述首先使用行为级描述方式的硬件描述语言（HDL）设计一个一位全加器电路，VerilogHDL设计代码如下：`timescale1ns/1ps//////////////////////////

李锐博恩·2018-08-13 17:47

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C++基础——类封装简单示例

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4.3 Verilog练习(2)

VHDL

用Verilog HDL语言实现一个4位的ALU

四选一数据选择器

2.2 连续赋值、过程赋值

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cordic算法详解

Verilog部分系统函数用法

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【 Verilog HDL 】进一步了解 Verilog HDL 的赋值运算符

用行为级描述方式实现一个加法器电路（基于ISE的设计）（2输入1位全加器电路）