VerilogHDL 第17页

【学习笔记】【第五章】仿真验证与Testbench编写

一、VerilogHDL电路仿真和验证概述仿真，也叫模拟，是通过使用EDA仿真工具，通过输入测试信号，比对输出信号（波形、文本或者VCD文件）和期望值，来确认是否得到与期望所一致的正确的设计结果，验证设计的正确性

michael_2626·2012-09-26 21:18

数字集成电路设计-2-除法器的verilog简单实现

在VerilogHDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。

rill_zhen·2012-09-10 08:00

深入浅出FPGA-3-verilog HDL

这第一部分，就是verilogHDL或者VHDL，国内用verilog的占得比例多一些。

rill_zhen·2012-08-01 20:00

Verilog HDL语言always块未声明positive或negative导致的时钟不对准

题目：VerilogHDL语言always块未声明positive或negative导致的时钟不对准程序一直有一个问题，明明对好的时钟，复查了很多遍，但仿真结果就是不对，错开了两个时钟，不知何故。

jbb0523·2012-07-16 08:00

verilog 语言实现任意分频

下面以VerilogHDL语言为基础介绍占空比为50%的分频器

ywhfdl·2012-06-07 11:00

603D - DSP硬件学习

HPI、GPIO、SPI、Timer、供电方式、时钟n 了解DSP互连的存储器：SDRAM、FLASH、FIFO、双口RAM、SDSRAM等（不需深入研究）n 了解CPLD/FPGA的硬件结构、连接原理、VerilogHDL

zcreation·2012-06-03 22:33

让UltraEdit_17.30.0支持Verilog HDL

【问题描述】如何让UltraEdit_17.30.0支持VerilogHDL语法着色显示？

tandesir·2012-03-09 10:00

[笔记].活用Quartus II内置模板，快速输入HDL代码、TimeQuset约束及tcl语句等

譬如，新建一个v代码，选择Edit>InsertTemplate或单击，即可选择插入预置的VerilogHDL模板。

_安德鲁·2011-11-24 20:00

ISE错误：“Cannot mix blocking and non blocking assignments on signal ”

环境：ISE10.1语言：verilogHDL 出现的错误如下： ERROR:Xst:880-"mst_pulse_calculation.v"line124:Cannotmixblockingandnonblockingassignmentsonsignal.ERROR

jbb0523·2011-11-11 08:00

verilog程序，ISE 10.1环境下，检查语法和仿真均可，综合出错“ this signal is connected to multiple drivers.”

背景：Xilinx公司的FPGA ，ISE10.1开发环境， verilogHDL语言问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下： ERROR:Xst:528-Multi-sourceinUnitonsignal

jbb0523·2011-11-08 10:00

Verilog阻塞式赋值与非阻塞式赋值的分析

在VerilogHDL中，有两种过程性赋值方式，即阻塞式（blocking）和非阻塞式（non-blocking）。

suochao90·2011-10-27 23:00

verilog入门小结

1、VerilogHDL语言过程中关于三种常用赋值语句“=”阻塞赋值语句，相当于串行语句，即所有该类型语句在所在模块内按顺序执行。常用于组合逻辑。

lonerzf·2011-08-05 17:00

从C/C++到Verilog的思维模式转换

说说我为什么会接触Verilog这种软件领域稀有的语言吧（因为它是硬件描述语言，全名是VerilogHDL）。我专业跟图像处理有很大关系，导师认为用软件写算法处理速度已经不可能再快的，除非有极

晓南·2011-06-02 19:00

我的EDA课程设计 Verilog HDL 自动售票机的实现

·设计目标：本设计完成基于VerilogHDL的自动售票系统，综合软件用QuartusII8.1。

weixin_30363509·2011-01-15 10:00

双向端口应用实例

在VerilogHDL中，inout型双向端口信号不能被定义成reg型变量，因此在always块内不能被直接赋值使用。

chrisongs·2010-12-24 10:00

ISE布线时避免优化buf的方法_/synthesis syn_keep = 1/

在这个BUF两端的信号线上加上下面的属性(VerilogHDL版本)：wirebufin /*synthesissyn_keep=1xc_props="X"*/;具体解释：1、syn_keep=1就是保留这个信号线

lishufei·2010-12-16 15:00

TestBench中的timescale 时间延迟与时间精度

在VerilogHDL 模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精度。

yunhuang2010·2010-11-22 09:00

【黑金动力社区】【原创博文集锦】《Verilog HDL那些事儿》导读

【连载】【FPGA黑金开发板】VerilogHDL那些事儿--我眼中的FPGA和VerilogHDL（一）【连载】【FPGA黑金开发板】VerilogHDL那些事儿--低级建模的基础（二）【连载】【FPGA

FPGA黑金开发板·2010-09-27 23:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--命令式的仿顺序操作（十四）

，版权归akuei2及黑金动力社区（http://www.heijin.org）共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/4.3命令式的仿顺序操作什么是VerilogHDL

FPGA黑金开发板·2010-09-25 01:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模仿顺序操作（十二）

VerilogHDL语言，要执行如同“顺序操作”，实际上是不可能的，但是

FPGA黑金开发板·2010-09-25 01:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--听听低级建模的故事（五）

那时候，我虽然很好掌握VerilogHDL语言的基础，并且很熟悉RTL级代码，可是我始终有一种“不可触及”的感觉。我

FPGA黑金开发板·2010-08-29 11:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--不是“编程”是“建模”（四）

声明：本文为原创作品，版权归akuei2及黑金动力社区共同所有，如需转载，请注明出处http://www.cnblogs.com/kingst/2.3VerilogHDL不是“编程”是“建模”在初次接触

FPGA黑金开发板·2010-08-29 11:00

【连载】【FPGA黑金开发板】Verilog HDL那些事儿--低级建模的基础（二）

VerilogHDL语言，虽然不同与其他高级语言的优秀结构性，但是作为硬件描述语言的它，最大的优势是并行操作

FPGA黑金开发板·2010-08-29 10:00

阻塞与非阻塞赋值

稍微接触过VerilogHDL的都对阻塞与非阻塞赋值略知一二，也是我们经常强调的重点之一，在课堂上还是有学员问什么不一样呢，为什么我用阻塞赋值也能得出正确的结果呢？

华清远见·2010-07-21 16:41

阻塞与非阻塞赋值

稍微接触过VerilogHDL的都对阻塞与非阻塞赋值略知一二，也是我们经常强调的重点之一，在课堂上还是有学员问什么不一样呢，为什么我用阻塞赋值也能得出正确的结果呢？

华清远见·2010-07-21 16:41

Verilog 状态机写法

状态机采用VerilogHDL语言编码，建议分为三个always段完成。三段式建模描述F

henhen2002·2010-03-01 21:00

HDL的四种建模方式

这里的器件包括VerilogHDL的内置门器件如与门and，异或门xor等，也可以是用户的一个设计。结构化的描述方式反映了一个设计的层次关系。数据流描述方

qp314·2010-02-04 08:00

[转](笔记)初识 Verilog HDL , 什么是verilog HDL?

什么是verilogHDL? verilog是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。

delacroix_xu·2010-01-27 01:00

[转]Verilog-2001

1.Verilog-2001的由来 VerilogHDL虽然得到了广泛应用，但是人们在应用过程中也发现了Verilog的不少缺陷。

qp314·2010-01-08 12:00

ASIC开发设计流程

使用语言：VHDL/verilogHDL2.

bisword·2009-12-11 14:00

Verilog HDL中的延迟控制语句

VerilogHDL语言中延时控制的语法格式有两类：#行为语句;#;其中，“#”是延迟控制的关键字符，可以是直接指定的延迟时间量，并以多少个仿真时间单位的形式给出。

formerman·2009-09-13 14:00

Verilog HDL的任务和函数

Technorati标签:FPGA,CPLD,VerilogHDL任务和函数只能实现组合逻辑，而对时序逻辑无能为力。一、任务任务就是一段封装在“task…endtask”之间的程序。

formerman·2009-09-11 15:00

（Verilog HDL）wire型和reg型的电路区别

verilogHDL模块中的输入输出信号类型默认时自动定义为wire型。reg型，意为寄存器型，既可以用组合逻辑实现，亦可用于时序逻辑中，即用触发器（filp-flop）实现。

leonsc·2009-09-11 12:00

Verilog HDL数据类型

VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。

formerman·2009-09-10 22:00

Verilog HDL数据类型

VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。

formerman·2009-09-10 22:00

从Verilog到VHDL

Postedby:shinemoonFiledunder:技术从学校里开始,我所接触的就一直是VerilogHDL而非更老牌的VHDL,而且后续接触的项目中也多半是Verilog的用户，坦白的讲，Verilog

politefish·2009-09-07 10:00

阻塞与非阻塞赋值

稍微接触过VerilogHDL的都对阻塞与非阻塞赋值略知一二，也是我们经常强调的重点之一，在课堂上还是有学员问什么不一样呢，为什么我用阻塞赋值也能得出正确的结果呢？

farsight2009·2009-07-06 15:00

VHDL和 verilogHDL的区别

目前最主要的硬件描述语言是VHDL和VerilogHDL。VHDL发展的显纾锓ㄑ细瘢鳹erilogHDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由。

aaaaatiger·2009-01-26 00:00

Verilog学习笔记

一般认为VerilogHDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下moduleadder(count,sum,a

dyyzsu·2008-07-15 03:00

Verilog HDL 与数字电路设计

王冠，黄熙，王鹰编著2006年机械工业出版社第1章概述1.1什么是HDL1.2VerilogHDL概述1.3VerilogHDL与VHDL的比较1.4SystemVerilog1.5小结VerilogHDL

lybra·2008-04-30 16:00

VHDL编程的一些心得体会（转载）

与另外一门硬件描述语言VerilogHDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件

zhongrg·2008-03-21 11:00

FPGA设计中的编程技巧

本文以VerilogHDL为例，讨论了在进行FPGA设计中编写代码的技巧。

zhongrg·2008-03-17 20:00

VHDL编程的一些心得体会

与另外一门硬件描述语言VerilogHDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件

zhongrg·2008-03-17 17:00

FPGA设计流程

设计流程如图2所示.下面分别介绍各个设计步骤.1设计输入设计输入包括使用硬件描述语言HDL、状态图与原理图输入三种方式.HDL设计方式是现今设计大规模数字集成电路的良好形式,除IEEE标准中VHDL与VerilogHDL

zhongrg·2007-09-22 19:00

组合逻辑电路的设计

在verilogHDL描述组合逻辑电路中，与真值表对应的是用户自定义原语；而与电路原理图相对应的是门级建模，有个绰号又叫结构化描

zhongrg·2007-09-22 10:00

BackStrokeFish·2007-03-19 14:00

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