VerilogHDL

基于减法操作除法器的算法---Verilog实现

在VerilogHDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。
alangaixiaoxiao·2018-08-13 10:29

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第七章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本
苑同学·2018-08-04 13:22

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第六章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本
苑同学·2018-08-04 13:14

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第五章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本
苑同学·2018-08-04 11:56

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第四章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本
苑同学·2018-08-04 11:42

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第二、三章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本
苑同学·2018-08-04 11:32

《夏宇闻Verilog HDL数字系统设计教程》（第四版）第一部分 Verilog数字设计基础 知识点总结——第一章

博主最近刚开始学习FPGA设计，选用的开发语言是目前比较流行的Verilog，教材选用的是北京航空航天大学出版的《夏宇闻VerilogHDL数字系统设计教程》（第四版），这本书也是比较经典的一本教材，第四版是它的最新版本
苑同学·2018-08-04 11:19

模6计数器以及模10计数器（Verilog HDL语言设计）（Modelsim仿真与ISE综合）

目录前言模6计数器VerilogHDL语言描述测试文件仿真电路图RTLSchematicTechnologySchematic模10计数器VerilogHDL语言描述测试文件仿真波形RTLSchematicTechnologySchematic
李锐博恩·2018-08-01 21:31

Verilog模块语法

模块特点VerilogHDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块可以进行层次嵌套。
liudongdong19·2018-07-10 22:54

FPGA数字信号处理（十九）Vivado CIC IP核实现

关于单级CIC滤波器、多级CIC滤波器的VerilogHDL设计以及Quartus中CICIP核的使用方法可以参考前面的文章。
FPGADesigner·2018-07-02 19:57

ISE中使用Notepad++的关联设置以及Notepad++的护眼设置（设置背景色）

一、ISE中使用Notepad++的关联设置由于Notepad++使用方便，兼容性好，故使用Notepad++进行编写VerilogHDL程序是一种明智的选择，且可以设置不同的主题，背景色，优待我们的双眼
李锐博恩·2018-06-02 21:33

读论文之《基于 FPGA 的并行全比较排序算法》

为什么介绍这种排序算法：最近在独立编写霍夫曼编码的verilogHDL设计程序，其中用到了排序模块，对一组数据进行排序，苦寻几天，最终找到了这个全新的适合硬件实现的排序算法，分享与此，以空间换时间的并行排序算法
李锐博恩·2018-05-27 20:56

【FPGA入门教程】（一）初识FPGA

FPGA（Field-ProgrammableGateArray，现场可编程门阵列），正如其名，FPGA内部有大量的可编程逻辑功能块，使用verilogHDL（硬件描述语言）实现设计。
Mculover666·2018-05-24 18:00

乘法器专题研究（内含所有类型乘法器）

乘法器的verilogHDL设计汇总1、移位相加乘法器的设计：其大致原理如下：从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...
李锐博恩·2018-05-15 22:43

常用的编译预处理命令

verilog预言中，为了和一般的语句相区别，这些预处理命令以符号"`"开头（位于主键盘左上角，注意这个符号不同于单引号‘）这些预处理命令的有效作用范围为定义命令之后到本文件结束或到其他命令替代该命令之处，verilogHDL
dongdongnihao_·2018-04-19 17:17

FPGA Verilog按键消抖

硬件：锆石A4开发板，AlteraEP4CE10F17C8语言：VerilogHDL原理:机械式按键大概有20ms的抖动，所以检测到按键变化后等20ms再判断一次，如果键值相同才视为有效；顶级模块按键切换
AeroYoung·2017-12-15 10:24

Verilog学习笔记（五）

Verilog的结构化描述形式在VerilogHDL中可使用如下方式描述结构:1)内置门原语(在门级)；2)开关级原语(在晶体管级)；3)用户定义的原语(在门级)；4)模块实例(创建层次结构)。
Qin_xian_shen·2017-11-07 21:38

Verilog基本语法——数据类型及常量集合

本文是Verilog学习笔记，参考于《XilinxFPGA开发实用教程》和夏宇闻老师的Verilog经典教程系列一、数据类型VerilogHDL中总共有19种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送原色的
Zach_z·2017-09-17 18:49

通过RTL电路深入理解阻塞赋值和非阻塞赋值的区别

原文链接：http://blog.sina.com.cn/s/blog_6c7b6f030101hl9t.html稍微接触过VerilogHDL的都对阻塞与非阻塞赋值略知一二，也是我们经常强调的重点之一
August_cwj·2017-09-15 10:09

阻塞赋值与非阻塞赋值的再分析

在VerilogHDL设计中，经常会遇到阻塞赋值与非阻塞赋值，这是学习逻辑设计时最基础的知识点。设计者经常会在书中看到一些建议：什么时候该用阻塞赋值，什么情况下使用非阻塞赋值。
田庚.Bing·2017-08-25 14:10

quartus怎么仿真？Quartus II调用modelsim无缝仿真详细图文教程

QuartusII是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式
佚名·2017-07-17 11:22

ModelSim仿真实例教程

ModelSim是Mentor的子公司MedelTechnology的一个出色的VerilogHDL/VHDL混合仿真软件，它属于编译型仿真器（进行仿真前必须对HDL源码进行编译），方针速度快，功能强。
大佬带带我鸭·2017-06-07 08:23

ModelSim仿真实例教程

ModelSim是Mentor的子公司MedelTechnology的一个出色的VerilogHDL/VHDL混合仿真软件，它属于编译型仿真器（进行仿真前必须对HDL源码进行编译），方针速度快，功能强。
大佬带带我鸭·2017-06-07 08:23

一位资深工程师FPGA设计经验精华，吸收后你也能强大！

后来读研究生，工作陆陆续续也用过QuartusII，Foundation，ISE，Libero，并且学习了verilogHDL语言，学习的过程中也慢
usb_abc·2017-03-09 22:52

Verilog HDL——移位运算符

##概述在VerilogHDL中有两种移位运算符。
proton_boke·2017-03-06 21:00

Verilog HDL语法总结

module是VerilogHDL基本概念，是以module开始，以endmodule结束的一段程序，其代表的是硬件电路上的各类逻辑实体。
knightwinder·2017-02-21 19:15

VerilogHDL语言实现组合逻辑电路

VerilogHDL语言实现组合逻辑电路组合逻辑电路：输出之与当前输入有关，与当前所处状态无关。常用的组合电路有多路器、数据通路开关、加法器、乘法器等。
Ding_ding_fly·2017-02-05 14:43

Verilog HDL学习笔记1

1.VerilogHDL程序结构1.1端口说明模块端口是指模块与外界交互信息的接口，包括3种类型：（1）input:输入端口，模块从外界读取数据的接口，在模块内不可写。
dk_0228·2017-01-16 09:48

VHDL语法回顾

VerilogHDL基本语法回顾打算设计一个简单的微程序控制CPU模型，下面是VHDL语法回顾。
一枚小蔡鸡·2017-01-08 11:13

VerilogHDL(1)数字集成电路设计方法概述

一.数字集成电路设计方法概述2.什么是硬件描述语言，其主要的作用是什么？硬件描述语言是一种用形式化方式来描述数字电路和系统的语言。它的主要作用是：数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体）逐步描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。3.目前世界上符合IEEE标准的硬件描述语言有哪两种？它们各有什么特点？符合IEEE标准的硬件描述语言是VerilogH
唐丶莱布尼茨·2016-12-20 00:05

VerilogHDL(1)数字集成电路设计方法概述

一.数字集成电路设计方法概述2.什么是硬件描述语言，其主要的作用是什么？硬件描述语言是一种用形式化方式来描述数字电路和系统的语言。它的主要作用是：数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体）逐步描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。3.目前世界上符合IEEE标准的硬件描述语言有哪两种？它们各有什么特点？符合IEEE标准的硬件描述语言是VerilogH
唐丶莱布尼茨·2016-12-20 00:05

FPGA中组合逻辑和时序逻辑的区别

2．组合逻辑的VerilogHDL描述根据组合逻辑的电路行为，可以得到两种常用的
请叫我小菜鸡先生·2016-12-02 16:53

4位超前进位加法器-Verilog HDL

VerilogHDL简介VerilogHDL是目前设计界通常采用的一种硬件描述语言，被广泛的应用在数字ASIC和可编程逻辑器件的设计开发工作。
Xminyang·2016-10-19 12:43

Verilog HDL 入门

VerilogHDL快速入门VerilogHDL是一种硬件描述语言（HDL:HardwareDescriptionLanguage），它是以文本形式来描述数字系统硬件的结构和行为的语言。
AlexanderCAUC·2016-06-13 11:32

FPGA/CPLD工作原理

FPGA：Field－ProgrammableGateArrayCPLD：ComplexProgrammableLogicDevice编程语言可以是VerilogHDL、VHDL软件常用Quartus等
Alexanderrr·2016-06-08 22:38

Verilog HDL 快速入门

VerilogHDL快速入门VerilogHDL是一种硬件描述语言（HDL:HardwareDescriptionLanguage），它是以文本形式来描述数字系统硬件的结构和行为的语言。
Alexanderrr·2016-06-08 21:50

读书笔记(Verilog HDL那些事儿_建模篇1)

读书笔记(VerilogHDL那些事儿_建模篇1)说明：写代码总感觉不是很好，向前辈学习，提升自己。感悟：1:系统->封装->模块这样的层次结构不只是Verilog,基本所有的代码都是可以这样划分的。
Times_poem·2016-06-01 17:06

读书笔记(Verilog HDL那些事儿_建模篇1)

   读书笔记(VerilogHDL那些事儿_建模篇1)   说明：写代码总感觉不是很好，向前辈学习，提升自己。   
Times_poem·2016-06-01 17:00

FPGA第六篇：Verilog语法的基本概念

第二章《Verilog语法的基本概念》基本概念：1、模块：用VerilogHDL描述的电路设计就是该电路的VerilogHDL模型，简称模块。
qq_30866297·2016-04-25 22:00

FPGA第四篇：异步串口的实现

参考文章：（1）基于Verilog下的串口通信实验-踏雪无痕的博客（2）【FPGA黑金开发板】VerilogHDL那些事儿——串口模块（3）黑金动力社区在此进行进行感激而涕零（嘻嘻）！
qq_30866297·2016-04-21 20:00

Xilinx ISE使用流程（从新建项目到仿真执行）－之一

          最近在忙着做毕业设计（计算机专业，非电子专业），从小就喜欢电子技术，但由于之前没有接触过FPGA，所以特意跑书店买了一本《XilinxFPGA数字设计》一书，这本书同时用VHDL和VerilogHDL
lishengbo·2016-04-10 17:00

Verilog HDL笔记

模块模块介绍模块是VerilogHDL语言的基本单元，数字系统是用模块的形式来描述。模块是描述某个设计的功能、结构和其他模块通信的外部端口。
peihaozhu·2016-03-25 10:00

Verilog HDL数据类型

VerilogHDL的数据类型分为两大类：线网类型和寄存器类型。线网类型主要表示VerilogHDL中结构化元件之间的物理连线，其数值由驱动元件决定。如果没有驱动元件接到线网上，则其默认值为高阻z。
Samuume·2016-03-20 16:00

周报

周报VerilogHDL概述VerilogHDL是一种用于数字逻辑电路设计的语言 ——用VerilogHDL描述的电路设计就是该电路的VerilogHDL模型 ——VerilogHDL既是一种行为描述的语言也是一种结构描述的语言分级系统级
Xiaozhenzhen·2016-01-28 12:00

[原创][FPGA]Quartus实用小技巧（长期更新）

在Edit->InsertTemplate下可以看到VerilogHDL、SystemVerilog、VHDL、AHDL、QuartusIITCL、TCL的语言模板
青鸟晴空·2016-01-28 11:00

二零一五

1闲着无事1.1FPGA[组成原理][D-V]my_first_fpga抽象[微处理器处理实时处理]•简VerilogHDL•简[D-VI]my_second_fpga（1位加法器VerilogHDL抽象级别
misskissC·2015-12-21 21:00

Synopsys工具介绍

Synopsys工具介绍（一）VCSVCS是编译型Verilog模拟器，它完全支持OVI标准的VerilogHDL语言、PLI和SDF。
OpenLD·2015-12-18 13:44

从Verilog到VHDL：基本语法

原帖地址： http://mooninsky.net/from-verilog-to-vhdl-i-basic#comments   从学校里开始,我所接触的就一直是VerilogHDL
·2015-11-13 20:06

FPGA PS2协议

VerilogHDL那些事儿_建模篇（黑金FPGA开发板配套教程） 作者：akuei2 说明：参照该书将部分程序验证学习一遍 学习时间：2014年5月3号   主要收获： 1.
·2015-11-13 13:42

FPGA 串口

VerilogHDL那些事儿_建模篇（黑金FPGA开发板配套教程） 作者：akuei2 说明：参照该书将部分程序验证学习一遍 学习时间：2014年5月3号   主要收获：
·2015-11-13 13:41
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