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verilog随记
基于
Verilog
的FIR低通滤波器实现及测试（包括Testbench和FPGA）
基于
Verilog
的FIR低通滤波器实现及测试（包括Testbench和FPGA）摘要：本文介绍了使用
Verilog
语言实现FIR低通滤波器的方法，并通过Testbench进行验证。
心之飞翼
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2025-04-05 21:01
fpga开发
matlab
FPGA——分秒计数器
文章目录一、实验任务二、系统模块三、工程源码四、管脚信息五、运行结果参考资料总结一、实验任务在DE2-115板子上用
Verilog
编程实现一个分秒计数器，并具备按键暂停、按键消抖功能。
Dlrbw
·
2025-04-02 14:51
fpga开发
XILINX ALTERA等FPGA ARINC 429源码IP的
Verilog
实现
FPGAARINC429源码IPFPGA源码IP
Verilog
源码支持XILINXALTERA等ID:345888689169702689芳草街沉静的凉果FPGAARINC429源码IP及其在XILINX
xhLwcuDPSG
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2025-04-02 02:25
fpga开发
tcp/ip
网络协议
ELEC6234 Embedded Processor Synthesis
ELEC6234EmbeddedProcessorSynthesisELEC6234EmbeddedProcessorSynthesisCourseworkSystem
Verilog
DesignofanApplicationSpecificEmbeddedProcessorIntroductionThisexerciseisdoneindividuallyandtheassessmentis
·
2025-03-31 19:57
后端
在DE2-115板子上用
Verilog
编程实现一个 分秒计数器，并具备按键暂停、按键消抖功能
在DE2-115板子上用
Verilog
编程实现一个分秒计数器，并具备按键暂停、按键消抖功能功能描述1.分秒计数器功能计数器需要显示分钟和秒。每秒钟秒计数器递增一次。每60秒分钟计数器递增一次。
Apple66666666666
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2025-03-31 16:44
fpga开发
分秒计数器设计（
Verilog
编程）
在DE2-115板子上用
Verilog
编程实现一个分秒计数器，并具备按键暂停、按键消抖功能。设计思路：HEX0和HEX1是秒的个位和十位，HEX2和HEX3是分的个位和十位。
哥谭市情歌王
·
2025-03-31 09:04
fpga开发
#VCS# 关于 +incdir+xxx 编译选项的注意点
一基本功能作用：添加
Verilog
/System
Verilog
`include文件的搜索路径语法：+incdir+特点：可以指定多个路径，路径之间用+分隔二使
那么菜
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2025-03-30 00:16
VCS
杂记
VCS
FPGA学习记录 第一天
第一天首先是vscode中
verilog
开发环境的搭建：环境配置下载：https://pan.baidu.com/s/14GYb4Cm1revUFfAR3OHdPw提取码：3ler搭建开发环境参考b站教程
Hanying_5
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2025-03-29 23:15
fpga开发
vscode
查找表实现三角函数
在
Verilog
中，我们通常不直接使用浮点数，因此可以将正弦值乘以一个大的常数（这里使用10000）并将结果存储为整数。这样可以在不失太多精度的情况下，使用整数运算。
0基础学习者
·
2025-03-27 23:02
BLE
前端
verilog
fpga
fpga开发
笔记
数字ic
Verilog
中寄存器类型（reg）与线网类型（wire）的区别
基本概念与分类1.寄存器类型2.线网类型三、六大核心区别对比四、使用场景深度解析1.寄存器类型的典型应用2.线网类型的典型应用五、常见误区与注意事项1.寄存器≠物理寄存器2.未初始化值陷阱3.System
Verilog
千千道
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2025-03-27 15:06
FPGA
fpga开发
【icc2实战技巧】轻松玩转read_
verilog
命令：数字后端设计的得力助手
在数字后端物理设计的世界里，每一个命令都像是工具箱中的一把工具，而read_
verilog
命令无疑是其中最基础、最常用的一把。
数字后端物理设计知识库
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2025-03-26 09:50
icc2命令每日精要
icc2
数字后端
物理设计
#C8# UVM中的factory机制 #S8.2.1# factory 机制重载法则
重载并不是factory机制的发明，前面已经介绍过的所有面向对象的语言都支持函数/任务重载，另外，System
Verilog
还额外支持对约束的重载。只是factory机制的重载与这些重载都不一样。
那么菜
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2025-03-25 08:11
UVM
基于Step-Mxo2-LCP的3-8译码器
Verilog
代码1：每一个输入代码译成对应输出端的低电平信号，LED1~LED8，输出对应的LED灯为亮/*3-8译码器*/moduledecode3
城里有一颗星星
·
2025-03-23 17:46
FPGA基础模块
fpga开发
fpga
笔记
verilog
中何时使用begin—end
当条件语句（如if,elseif,或者case）后面只有一条语句时，可以直接书写该语句而无需使用begin和end。然而，如果需要执行多条语句，则必须通过begin和end将这些语句组合成一个块状结构。使用begin和end的情况：always@(posedgeclkornegedgereset_n)beginif(!reset_n)begin//这里if下面执行了两句话所以需要再if语句里面再嵌
0基础学习者
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2025-03-23 16:35
verilog学习
数字ic
verilog
fpga
春招，作为普通IT实习生的我有哪些想法和准备？
想法&
随记
对即将毕业的大学生来说，秋招和春招是求职的好机会，也是一次尝试向社会进行"自我推销"的机会，体现自己的综合能力，是“意满签Offer”？还是“露出马脚，社死场面”？
十八朵郁金香
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2025-03-23 08:11
学习
System
Verilog
：用RISC-V核心对比两种硬件设计语言
最近，一项研究对比了两种硬件描述语言——CHISEL（基于Scala的嵌入式语言）和传统的System
Verilog
，它们分别实现了同一款RISC-V核心（SweRV-EL2）。以下是关键发现和结论。
iccnewer
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2025-03-23 04:29
risc-v
设计语言
FPGA实战1-流水灯实验
verilog
1.实验要求（1）设计一个流水灯的实验，实现12位流水灯的依次点亮，（2）流水灯的流转时间是（500ms/2Hz），（3）系统时钟位50MHz，（4）定义12个寄存器ledtemp保存12个状态，（5）寄存器的初始值位12'b0000_0000_0001，（6）当移位到12‘b1000_0000_0000时，ledtemp的值回到12'b0000_0000_0001,2.设计代码//coding/
马志高
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2025-03-23 01:56
FPGA
fpga开发
IsaacLab开发
随记
fixedTendon & spatialTendon
记一下最近用到的fixedtendon和spatialtendon，感觉还是理解的不太透彻，这部分主要是isaacsim的内容，文档链接：Articulations—OmniverseExtensionsFixedTendonSpatialTendon
Calm_dw
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2025-03-21 06:52
人工智能
机器人
单端口和双单口RAM的实现
单端口和双单口RAM的
verilog
实现概念：1单端口：读写数据共用一个地址线，一个时钟沿只能进行读或者写；2伪双端口：写数据和读数据有自己的地址、时钟、读写使能信号；也就是一组端口只能写，一组端口只能读
wangn1633
·
2025-03-18 04:15
Verilog
verilog
FPGA中级项目3——IP核之时钟管理单元
使用
Verilog
代码设计倍频分频等又不可避免的出现毛刺等其他状况，且提升了代码复杂度。
霖00
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2025-03-17 18:23
fpga开发
经验分享
嵌入式硬件
fpga
网络
时序数据库
3.16-
随记
：状态一般
不知道是周末的原因还是别的原因，感觉学习的那股动力有点提不起来，感觉很累，但又说不上哪里累，可能是心累吧。今天其实还真是给自己放了个假，看了会书，找了项目的代码，写了力扣的，每日一题，报名了马拉松。一会写完博客可能还会去跑一会步，其实刚发现自己梳理完今天干的事情之后好像也干了不少事，但是不知道为什么现在觉得什么也没干，可能是学的内容都没有进脑子吧，只是停留在表面，找到一片很好的github文章专门
步子迈不开就随便迈
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2025-03-17 17:18
笔记
【从零开始学习计算机科学】数字逻辑（四）数字系统设计
【从零开始学习计算机科学】数字逻辑（四）数字系统设计数字系统设计硬件描述语言HDL（HardwareDescriptionLanguage）
Verilog
HDL的起源与发展HDL软核、固核和硬核的重用HDL
贫苦游商
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2025-03-17 06:21
学习
数字逻辑
verilog
数字系统
HDL
数字电路
FPGA
用
Verilog
实现 0 到 18 计数器：从原理到实践的全解析
本次实验聚焦于设计一个从0到18计数的计数器，通过深入探索计数器的工作原理、利用组合逻辑控制计数范围，进一步加深对数字电路和
Verilog
语言的理解与应用。
君临天下.鑫
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2025-03-16 11:05
modelsim
波形仿真
verilog
fpga开发
课程设计
经验分享
笔记
编辑器
大模型相关知识学习
随记
2024/3/151，概念解释：通义千问，是阿里云推出的一个超大规模的语言模型，功能包括多轮对话、文案创作、逻辑推理、多模态理解、多语言支持。能够跟人类进行多轮的交互，也融入了多模态的知识理解，且有文案创作能力，能够续写小说，编写邮件等。2，多模态大模型：多模态大模型是一种基于深度学习的机器学习技术，其核心思想是将不同媒体数据（如文本、图像、音频和视频等）进行融合，通过学习不同模态之间的关联，实现
m0_65156252
·
2025-03-13 18:16
语言模型
人工智能
自然语言处理
FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二
FPGADDR3测试的工程搭建步骤比较的多，所以分成几篇来写，这样利于把复杂的事情拆分，利于理解与实际的操作上一篇搭建了初步的HelloWorld工程，还没写什么代码或者改什么配置，所以FPGA开发，并不是上来就写
Verilog
HDL
zhangsz_sh
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2025-03-12 21:35
FPGA开发技术
fpga开发
学习
随记
5-基础数据结构(栈)
轻松搞懂数据结构中的“栈”正文关于“栈”的定义栈(stack)是一种线性数据结构，它遵循后进先出的原则(LastInFirstOut，简称LIFO)所谓的后进先出吧，我浅浅举个例子↓↓↓想象一下你有一摞盘子和一个框，每次只能做两件事情1.(在框里)往最上面放一个新盘子(push入栈操作)即从栈中添加数据2.(在框里)把最上面的盘子拿走(pop出栈操作)即从栈中移除数据核心规则:最后放上去的盘子，必
Miloの
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2025-03-11 05:33
数据结构
基于
Verilog
的经典数字电路设计（1）加法器
基于
Verilog
的经典数字电路设计（1）加法器版权所有，新芯设计，转载文章，请注来源引言一、半加器的
Verilog
代码实现和RTL电路实现一、全加器的
Verilog
代码实现和RTL电路实现引言 加法器是非常重要的
新芯设计
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2025-03-10 04:26
1
专栏革新中
禁止订阅！！！
FPGA
Verilog
加法器
数字
IC
设计
IC
FPGA学习——
verilog
捕捉信号上升沿下降沿
在FPGA使用中，常常需要进行信号的边沿检测，如在串口通信中，需要检测接收信号的下降沿来判断串口的的起始位。常用的方法就是：设计两个一位的寄存器，用来接收被检测的信号，系统时钟来一次记一次输入信号，如果用了两个寄存器直接异或就可以了；使用高频的时钟对信号进行采样，因此要实现上升沿检测，时钟频率至少要在信号最高频率的2倍以上，否则就可能出现漏检测。代码如下：moduleedge_detect(sys
or_to
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2025-03-09 21:59
FPGA
fpga开发
学习
FPGA学习篇——
Verilog
学习4（常见语句）
1.1结构语句结构语句主要是initial语句和always语句，initial语句它在模块中只执行一次，而always语句则不断重复执行，以下是一个比较好解释的图:(图片来源于知乎博主罗成，画的很好很直观！)1.1.1initial语句initial语句它在模块中只执行一次。它常用于测试文件的编写，用来产生仿真测试信号(激励信号)，或者用于对存储器变量赋初值。语法格式：initialbegin.
ooo-p
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2025-03-09 20:21
Verilog学习
fpga开发
学习
FPGA学习笔记（二）
Verilog
语法初步学习(语法篇1)
FPGA系列文章目录一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）
Verilog
语法初步学习(语法篇1)三、FPGA学习笔记（三）流水灯入门FPGA设计流程四、FPGA学习笔记
贾saisai
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2025-03-09 10:02
FPGA学习
fpga开发
学习
1024程序员节
Verilog
学习方法—基础入门篇（一）
前言：在FPGA开发中，
Verilog
HDL（硬件描述语言）是工程师必须掌握的一项基础技能。它不仅用于描述数字电路，还广泛应用于FPGA的逻辑设计与验证。
博览鸿蒙
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2025-03-09 09:21
FPGA
fpga开发
【从零开始学习计算机科学】数字逻辑（五）
Verilog
HDL语言
【从零开始学习计算机科学】数字逻辑（五）
Verilog
HDL语言
Verilog
HDL语言8位全加器8位计数器2位比较器三态驱动器
Verilog
HDL模块的结构模块声明。端口定义。信号类型。
贫苦游商
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2025-03-09 05:31
学习
fpga开发
数字逻辑
verilog
HDL
硬件开发
逻辑电路
基于FPGA的图像中值滤波
Verilog
实现及MATLAB辅助验证
基于FPGA的图像中值滤波
Verilog
实现及MATLAB辅助验证图像处理是计算机视觉和图像识别领域的重要组成部分。
CodeWG
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2025-03-09 04:26
fpga开发
matlab
开发语言
verilog
练习：HRPWM 模块设计
文章目录前言1.HRPWM代码示例：1.1关键设计说明：2.HRPWM温度补偿和动态校准2.1关键增强功能说明：2.2校准流程验证方法：2.3性能优化建议：前言需要考虑如何用System
Verilog
实现这些功能
啄缘之间
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2025-03-05 19:34
Verilog
项目练习
学习资料总结
fpga开发
学习
sv
uvm
verilog
测试用例
用
verilog
实现3-8译码器和全加器
二、使用步骤1.引入库2.读入数据总结提示：以下是本篇文章正文内容，下面案例可供参考一、用
verilog
实现3-8译码器首先在一个磁盘上创建一个文档。如下图：在文档中在创建两个文档来储存项目和代码。
珠泪美人鱼
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2025-03-04 11:37
fpga开发
pytorch与深度学习
随记
——AlexNet
AlexNet和LeNet的设计理念非常相似，但也存在显著差异：基本结构对比网络深度：AlexNet比LeNet-5要深得多，AlexNet由八层组成：五个卷积层、两个全连接隐藏层和一个全连接输出层。激活函数：AlexNet使用ReLU而不是sigmoid作为其激活函数，这有助于缓解梯度消失问题并加速训练过程。AlexNet架构的创新点局部响应归一化(LRN)：AlexNet引入LRN层，可以创建
黑色的山岗在沉睡
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2025-03-02 08:46
深度学习随记
深度学习
pytorch
人工智能
【HDLbits--FSM状态机】
1.6FSM示例1单输入单输出FSM2双输入单输出FSM3真指标状态4MooreFSMdemo5时序图和状态图写状态机【博客首发于微信公众号《漫谈芯片与编程》，欢迎大家关注，多谢大家】1.6FSM介绍在
Verilog
中古传奇
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2025-03-01 11:22
HDL
HDL
验证环境中为什么要用virtual interface
在UVM（UniversalVerificationMethodology）中使用virtualinterface的主要目的是解决System
Verilog
接口（interface）的静态特性与UVM验证环境的动态特性之间的不匹配问题
m0_71354184
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2025-02-28 07:56
systemverilog
6. 示例：用mailbox实现生产者-消费者模型
生产者-消费者模型2示例三：生产者-消费者模型3示例四：生产者-消费者模型41.完整代码示例2.仿真步骤3.关键代码解析4.波形与日志分析5.常见问题与解决6.扩展练习前言以下是一个完整的System
Verilog
啄缘之间
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2025-02-25 16:27
UVM学习计划表
学习
verilog
测试用例
sv
uvm
【
Verilog
--Procedures】
Verilog
--Procedures1.4Procedures1.4.0CombVSClocked1.4.1always-if1.4.1.1Avoidlatches1.4.2case【博客首发于微信公众号
中古传奇
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2025-02-25 10:45
HDL
HDL
Linux下VCS与Verdi联合仿真（
Verilog
与VHDL混仿）
1.介绍本篇简单介绍一下如何通过VCS与Verdi实现混合仿真，在学习过程中也遇到了很多头疼的问题，因此通过一些例子简要总结一下，当然，也希望对各位小伙伴有所帮助。很多公司ASIC设计所使用的还是更加专业的EDA软件，即Synopsys下的VCS、Verdi这种（Vivado大多针对于自家FPGA），VCS编译速度极快，仿真效率高，Verdi支持信号追溯、无缝增加信号波形等功能。2.使用环境：Li
超能力MAX
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2025-02-25 08:29
fpga开发
FPGA基础知识----第三章 第2节 综合和仿真
第2节综合和仿真2.1综合
Verilog
是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能，最终在硬件电路上实现该功能。
原来如此呀
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2025-02-24 02:26
FPGA学习之旅
fpga
verilog
（14）FPGA与GPU区别
入门与提升课程介绍3）FPGA简介4）FPGA与GPU区别5）技术交流6）参考资料2FPGA入门与提升课程介绍1）FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升；2）FPGA基础知识；3）
Verilog
HDL
宁静致远dream
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2025-02-24 01:18
FPGA入门与提升（培训课程）
fpga开发
lattice hdl实现spi接口
展示了如何在Lattice工具链中使用HDL语言（例如
Verilog
）来配置SPI接口：lattice工程顶层：spi_slave_top.v`timescale1ns/1psmodulespi_slave_top
寒听雪落
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2025-02-23 21:53
FPGA专栏_verilog
fpga开发
spark sql
随记
1、sparksql访问hive将hive-site.xml放入到${SPARK_HOME}/conf下如果是sparkonyarn的cluster模式，由于driver是运行于哪个executor未知，因此在spark-defaults.conf中指定参数spark.yarn.dist.filesxxx/hive-site.xml
cxy1991xm
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2025-02-22 21:18
spark
verilog
基础知识
一，
Verilog
和VHDL区别全世界高层次数字系统设计领域中，应用
Verilog
和VHDL的比率是80％和20％；这两种语言都是用于数字电路系统设计的硬件描述语言，而且都已经是IEEE的标准。
寒听雪落
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2025-02-22 19:32
FPGA专栏_verilog
fpga开发
徐州排名前十的小学
今天,
随记
小编介绍一下徐州最新排名前10的十所重点小学,或许它们就是你的母校。1.大学路实验学校理由:学校合格率占比97.7%,在全市公办学校位居第一。
资讯分享周
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2025-02-21 08:32
人工智能
大学实验课设无忧 ------ 基于FPGA动态数码管数字时钟
该设计基于XilinxFPGA开发板，使用
Verilog
HDL编写代码，适合初学者学习和参考。
FPGA猫
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2025-02-21 02:00
大学实验课设无忧
fpga开发
FPGA设计怎么学？薪资前景好吗？
数字前端设计必备技能1、熟悉数字电路设计2、熟悉
Verilog
或VHDL3、熟悉异步电路设计4、熟悉FIFO的设计5、熟悉UNIX系统及其工具的使用6、熟悉脚本语言Perl、Shell、Tcl等7、熟悉
博览鸿蒙
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2025-02-20 20:47
FPGA
fpga开发
.NET 6应用程序适配国产银河麒麟V10系统
随记
优质资源分享学习路线指引（点击解锁）知识定位人群定位Python实战微信订餐小程序进阶级本课程是pythonflask+微信小程序的完美结合，从项目搭建到腾讯云部署上线，打造一个全栈订餐系统。Python量化交易实战入门级手把手带你打造一个易扩展、更安全、效率更高的量化交易系统最近想在麒麟系统上运行.NET6程序，经过一番折腾最终完成了，简单记录一下。目标系统:CPU:aarch64架构（ARM6
虚幻私塾
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2025-02-19 15:08
python
.net
计算机
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