FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二

前言

• 因为FPGA DDR3测试的工程搭建步骤比较的多，所以分成几篇来写，这样利于把复杂的事情拆分，利于理解与实际的操作

• 上一篇搭建了初步的Hello World工程，还没写什么代码或者改什么配置，所以FPGA 开发，并不是上来就写Verilog HDL，而是要把更多的时间用在：

  • 目标是什么？ DDR3测试，正常DDR3能否当RAM一样使用
  • 清楚要做什么，这里通过搭建嵌入式软核处理器的方式，快速验证
  • 实现与验证：搭建DDR3的开发测试环境，通过C语言读写RAM（总线）的方式，确认DDR3是否工作

开发环境

• Windows 10 64位 专业版

• Vivado 2020.2，可以使用 Vivado 2018.2或最新的Vivado 2022.1等版本，操作起来差别不算大

• Xilinx FPGA开发板：xc7k325tffg900-2

一、配置系统的时钟输入

• Clocking Wizard IP 的配置：系统时钟输入：根据硬件设计