hdl

Simulink HDL Coder FPGA初级开发实践（三） 按键消抖

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:11

Simulink HDL Coder FPGA初级开发实践（一） LED呼吸灯

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:10

Simulink HDL Coder FPGA初级开发实践（二） LED流水灯

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:10

Synplify定义全局变量

CompilerDirectives如果代码里面定义了`ifdefFPGA那在CompilerDirectives处填写FPGA=1即可如果有多个，变量中间加空格：FPGA=1ASIC=1使用脚本：set_option-hdl_define-set"FPGA
Jade-YYS·2024-01-04 11:20

甘油三脂高怎么办？怎样降低甘油三脂？

医院化验单上的血脂指标一般包括包括总胆固醇（TC）、甘油三酯（TG）、高密度脂蛋白胆固醇（HDL-c）、低密度脂蛋白胆固醇（LDL-c）等,反映着人体内脂类代谢的情况。
王老颉·2024-01-03 22:43

Quartus II——基于Verilog HDL的数字秒表设计

目录一、实验内容二、实验过程（一）建立工程(二)添加设计文件（三）综合分析与功能仿真一、实验内容用VerilogHDL设计一个数字跑表，所需引脚和功能如下所示：二、实验过程（一）建立工程(二)添加设计文件选择Verilog文件：代码：modulen_clk_top(inputclk,inputreset,inputpause,outputreg[3:0]msh,//百秒十位outputreg[3:
云开处·2024-01-01 23:52

fpga加载程序慢_FPGA设计经验谈 —— 10年FPGA开发经验的工程师肺腑之言

当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plusII原理图环境下用74系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续也用过QuartusII
张腾岳·2024-01-01 23:22

Halcon DL-Model相关算子

控制输入参数1：Backbone：骨干网络(预训练分类器)，Defaultvalue:'pretrained_dl_classifier_compact.hdl'；'pret
夏雪之晶莹·2024-01-01 09:26

【硬件描述语言】期末复习

VHDL语言的功能建模、仿真、综合优点：采用自上至下的设计方法系统大量采用AISC芯片采用系统早期仿真降低了硬件电路的设计难度主要涉及文件是用HDL语言编写的源程序，其资料量小；可继承性好；阅读方便2、
小萨摩！·2024-01-01 04:45

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（二）——IP学习使用

、传输速率二、网口标准选择三、核功能选择四、共享逻辑五、总结（重点）  学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl
FPGA_青年·2024-01-01 02:44

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（三）——接口与框架

文章目录一、IP核接口介绍二、框架搭建学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl还是hls，用啥芯片，用啥接口
FPGA_青年·2024-01-01 02:44

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（四）——实例仿真分析

、复位三、配置（回环测试还是外接）四、状态（链路状态）五、数据、使能  学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl
FPGA_青年·2024-01-01 02:44

用verlog实现红路灯

Verilog是一种用于描述和模拟电子系统的硬件描述语言(HDL)。下面是一个简单的例子，使用Verilog实现红路灯控制器。
黄涵奕·2024-01-01 02:12

FPGA——基于Verilog HDL语言的交通信号灯控制系统

1、系统设计要求该交通灯控制器用于主干道与支道公路的交叉路口，要求是优先保证主干道的畅通，因此，设计要求如下。1、平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿过主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。2、主干道每次通行的时间不得短于1min，支路每次通行的时间不得长于20s，而这两个状态交换过程中出现“主干
陈曦子。·2024-01-01 02:37

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（一）——知识补给

学习不能稀里糊涂，要学会多思考，发散式学习以及总结：FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl还是hls，用啥芯片，用啥接口)容易只见树木不见森林。
FPGA_青年·2024-01-01 02:33

Verilog HDL 初步学习

VerilogHDL初步学习程序模块结构1.模块端口定义2.模块内容i/o说明，信号类型说明，功能描述模块端口定义用来声明设计电路模块输入输出端口module模块名（端口1，端口2.，。。。）包括全部输入输出信号模块内容1.i/o说明输入（input），输出（output）和双向（inout）2.信号类型说明所用信号数据类型及函数声明。1）连线型（wire）（默认）：逻辑单元物理连接，不保持电荷。
为暗香来·2023-12-30 10:52

Verilog HDL 行为级建模: 单片机设计

概述：在现代电子系统中，单片机（Microcontroller）是一种集成了处理器核心、内存、输入/输出接口和其他外围设备的集成电路。它们被广泛用于嵌入式系统和各种应用领域，例如消费电子产品、工业自动化和通信设备。在单片机设计中，VerilogHDL（HardwareDescriptionLanguage）被广泛用于行为级建模，以描述和验证单片机的功能和行为。本文将介绍如何使用VerilogHDL
UoEmacs_Lisp·2023-12-27 11:13

Verilog HDL基础语法规则与单片机

VerilogHDL是一种硬件描述语言，常用于设计和模拟数字电路。在本文中，我们将探讨VerilogHDL的基本语法规则，并结合单片机的实例来演示其应用。模块声明和端口定义VerilogHDL中的设计是通过模块进行组织的。每个模块包含一个或多个端口，用于与其他模块或外部电路进行通信。以下是一个简单的模块声明和端口定义的示例：moduleCounter(inputwireclk,//时钟输入inpu
UoEmacs_Lisp·2023-12-27 11:12

基于Quartus Prime平台从新建工程开始以verilog HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用

一、顶层文件的建立会建工程的读者可以跳过子目录新建工程新建工程注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）然后一直next，直到：也可以点击Finish把新建文件保存为顶层文件在弹出的：另存为窗口中，默认给出的名字，点击保存顶层文件编写例化模块代码的基础语法二、RTLViewer的使用可以通过RTLViewer查看模块间的连接情况以及各个端口的数
致力于研究如何把螺丝拧紧问题的资深专家·2023-12-26 23:02

今天来说说血脂

其中胆固醇包括高密度脂蛋白胆固醇(HDL-C)和低密度脂蛋白胆固醇(LDL-C)。
明医方·2023-12-21 07:29

【UVM】ral_model 前门访问和后门访问

参考资料：(1)uvm中直接操作RTL信号|骏的世界(lujun.org.cn)(2)记录一下关于uvm后门（uvm_hdl_read）使用时遇见的问题。
Bug_Killer_Master·2023-12-20 01:44

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）

1、TMDS编码规则  TMDS是最小化差分传输的简称，实际上就是一种编码规则，主要是适用于HDMI接口、DVI接口的视频图像编码。TMDS编码规则是将8比特的像素数据转换成10比特数据，这10比特数据的前8比特是由原始8位像素数据通过异或运算或者同或运算得到，如果前8比特采用同或运算得到，那么第9比特为0，如果前8比特数据是由原始8比特像素数据通过异或运算得到，那么第9比特为1。  第10比特是
电路_fpga·2023-12-18 00:21

urllib.parse 用于解析 URL

它支持下列URL类别:file,ftp,gopher,hdl,http,https,imap,mai
知识的宝藏·2023-12-16 06:54

什么是硬件描述语言？

硬件描述语言（HardwareDescriptionLanguage,HDL）是一种用形式化方法描述逻辑电路和系统的语言。
程老师讲FPGA·2023-12-16 05:48

Verilog HDL数据类型

1网络型（net型）数据两种驱动方式：在结构描述中将其连接到一个门元件或模块的输出端；或用assign语句对其赋值。【例】分别调用VerilogHDL提供的门元件和采用assign语句设计一个二输入与非门inputa,b;outputy;wirey;nandmy_nand(y,a,b);//调用门元件nandassigny=!(a&&b);//或采用assign语句常用的net型数据wire，tr
小i青蛙·2023-12-15 12:03

特权FPGA学习笔记

C/C++/systemC-----vivadoHLS------------->RTL门电路，省去了HDL语言的中间转换，可以看作是C向C#的演进，基于zynq面向以前使用C的开发人员，但是个人觉得，
chinxue2008·2023-12-15 11:25

按照这4步走，不走弯路学习FPGA

1、掌握一门HDL语言这个你可以选择学习verilog也可以选择VHDL，有C语言基础的，建议选择verilog，也是目前比较多用到的语言类型，因为verilog很像C语言，
程老师讲FPGA·2023-12-14 20:00

计算机组成与设计实训-用 Verilog HDL 玩转计算机硬件系统设计（头歌实践教育平台） 学习过程记录

Verilog（知识&实验）Author:PeterHan计算机组成与设计实训-用VerilogHDL玩转计算机硬件系统设计(educoder.net)//VerilogHDL模块的模板（仅考虑用于逻辑综合的程序）module();output输出端口列表；input输入端口列表；//（1）使用assign语句定义逻辑功能wire;assign=表达式;//（2）使用always块定义逻辑功能al
Peter1146717850·2023-12-03 12:01

使用 DMA 在 FPGA 中的 HDL 和嵌入式 C 之间传输数据

使用DMA在FPGA中的HDL和嵌入式C之间传输数据该项目介绍了如何在PL中的HDL与FPGA中的处理器上运行的嵌入式C之间传输数据的基本结构。
OpenFPGA·2023-12-03 05:52

FPGA学习之Verilog语言入门指导（嵌入式）

FPGA学习之Verilog语言入门指导（嵌入式）Verilog是一种硬件描述语言（HDL），广泛用于FPGA（可编程逻辑器件）的设计和开发。
技术无限探索·2023-12-02 22:57

FPGA架构和应用基础知识

FPGA架构的配置通常使用语言来指定，即HDL（硬件描述语言），其类似于用于ASIC（专用集成电路）的语言。与固定功能ASIC技术（如标准单元）相比，FPGA可提供许多优势。
EDA365电子论坛·2023-12-01 13:07

uvm 平台搭建3 - 安装VCS SCL

前面做好linux系统的安装之后，这里开始安装一些相关的验证工具准备：VCS（TM）是Synopsys全系列功能验证解决方案的一部分，支持Verilog，VHDL，混合HDL和复杂SoC设计的混合信号仿真
zenos876·2023-11-30 11:19

FPGA学习路线by老石谈芯

入行十年，我总结了这份FPGA学习路线：搞定这四点，你也能轻松进阶（老石谈芯）.摘要FPGA学习路线(一）编程语言1硬件描述语言HDL2寄存器输入集语言RTL2.1如何入门2.2最大的思维转变3推荐转向学习
班花i·2023-11-29 00:56

FPGA学习入门计划-小白入门

1.入门学习计划-再学习FPGA之前，先确定我们需要学习什么1.编程语言，FPGA的开发语言叫做硬件描述语言HDL，或者是寄存器传输级语言RTL，主流的硬件描述语言有VHDL和Verilog，SystemVerilog
一口闷一罐可乐·2023-11-29 00:47

浅谈：“阻塞”与“非阻塞”两种赋值语句

FPGA成长的小Tips之赋值语句深刻理解HDL的阻塞赋值和非阻塞赋值，就一定首先需要理解C语言的阻塞和非阻塞。
你的信号里没有噪声·2023-11-28 07:22

（178）Verilog HDL：设计一个计数器之exams/ece241_2014_q7a

（178）VerilogHDL：设计一个计数器之exams/ece241_2014_q7a1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：设计一个计数器之exams/ece241_2014_q7a5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电
宁静致远dream·2023-11-27 22:13

（159）Verilog HDL：设计一个半加器之hadd

（159）VerilogHDL：设计一个半加器之hadd1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：设计一个半加器之hadd5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足
宁静致远dream·2023-11-26 18:15

ZYNQ嵌入式开发基础教程

文章目录1.ZYNQ嵌入式系统1.1开发流程1.2ZYNQ嵌入式最小系统2.硬件设计2.1创建Vivado工程2.2使用IPIntegrator创建ProcessorSystem2.3生成顶层HDL2.4
XYJ_Tiger·2023-11-26 18:13

FPGA平台SPI学习

SPI协议介绍二、SPI接口介绍三、SPI通信模式介绍四、SPI仿真实验学习不能稀里糊涂，要学会多思考，发散式学习以及总结：  FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl
FPGA_青年·2023-11-26 13:33

HLS学习笔记

最终转换的是HDL，也就是说HDL干不了的HLS肯定干不了，HDL能干的HLS也不一定能成。HLS与HDL相比，使用C/C++来设计电路，并可以自动添加流水、循环（部分）展开等操作。
高纳德·2023-11-24 07:37

Verilog HDL中的“+:”和“-:”语法详解

VerilogHDL中的“+:”和“-:”语法详解在FPGA开发中，VerilogHDL语言是广泛应用的一种硬件描述语言。其中，“+:”和“-:”是VerilogHDL语言中特有的语法，这两个语法用于对数据进行处理和运算。本文将对“+:”和“-:”语法进行详细解释，并且提供相应的代码示例。“+:”语法“+:”语法用于在循环结构中对数据进行加法运算，可以极大地简化代码的书写。具体操作如下：//对数组
HackMasterX·2023-11-23 23:17

一段来自《Verilog HDL 高级数字设计》的错误Verilog代码

笔者之前在阅读《VerilogHDL高级数字设计》时的基4布斯乘法器一文时，就遇到了一段有问题的代码，而这个问题可以用Verilog基础：表达式位宽的确定（位宽拓展）文中的分析完美解决。always@(negedgeclock)if(Start)beginexpected_value=0;case({word1[word_size-1],word2[word_size-1]})0:beginexp
日晨难再·2023-11-22 17:47

ADRV9002官方例程开发过程中遇到的问题

开发环境：Vivado2021.2HDL版本：hdl_2021_r2GitHub-analogdevicesinc/hdlathdl_2021_r2no-OS版本：no_OS-2021_R2GitHub-analogdevicesinc
nwpu061701·2023-11-22 11:08

【FPGA】IP核

三.IP核的存在形式HDL语言形式：软核（软IP）可进行参数调制，复用性强，布局和布线灵活，设计周期短，设计投入少。网表形式：固核，完成了综合的功能块版图形式：硬核，最终阶
おもいね·2023-11-20 14:50

lncRNA：脂质代谢研究进展

lncRNA协调脂肪形成；脂肪酸，胆固醇，以及高密度和低密度脂蛋白（HDL和LDL）的形成。
奶盐味·2023-11-20 08:30

ucos iii在zynq上的移植

介绍软件要求硬件要求硬件设计步骤1.调用VivadoIDE和创建项目步骤2.创建一个IP集成器设计第3步：添加和设置ZYNQ处理器系统的IP块步骤4.自定义ZYNQ块我们的设计第5步：添加软外设第6步：生成HDL
kobesdu·2023-11-16 01:24

halcon 深度学习标注_Halcon deep learning之目标检测笔记（一）

设置基于深度学习的目标检测模型的路径，该模型文件以.hdl结尾。设置样本数据文件夹ExampleDataDir：'detect_pills_data'数据
雪小洁·2023-11-14 19:53

AD9361+zedboard(ZYNQ7020)的SDK工程(上)

1.准备工具vivado2018.3HDL源码：https://wiki.analog.com/resources/fpga/docs/releasesno_os：https://github.com/
qq_35398084·2023-11-13 22:14

zc706开发 no-os以及linux系统上实现对ad9361驱动

1.no-os首先得从官方网站下载相应的HDL文件和noos的驱动文件文件，需对照自己电脑上安装的vivado版本下载相应的HDL文件,下载完这两个文件后，如果你手上的板卡是FMCOMMS3可以看我下面的初始化配置步骤
翟二狗爱学习·2023-11-13 22:44

芯片设计工程师必备基本功——《设计与验证：Verilog HDL》

要想尽快在IC设计领域站稳脚跟，就必须要尽快掌握HDL语言的设计方法。现在市场上关于Verilog的书籍大多数是介绍语法和建模的，没有真正体现出理论性与实用性的结合。今天
移知·2023-11-13 16:53
上一页 1 2 3 4 5 6 7 8 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他