hdl

Verilog学习（1）：概念，模块，数据类型，运算符表达式

quartusⅡhttps://www.bilibili.com/read/cv6688454vscode中编写代码：https://zhuanlan.zhihu.com/p/318366616用数电的思维去思考HDL
AI路漫漫·2023-06-23 14:01

详解vivado网表文件DCP文件的封装生成、使用与注意事项

2DCP文件简介DCP文件是vivado独有的一种相当于fpga设计中的hdl源文件的加密压缩文件。
风中月隐·2023-06-23 03:30

IC设计前端到后端的流程和EDA工具

2、HDL设计输入：设计输入方法有：HDL语言（Veril
映冬·2023-06-22 08:21

spyglass 学习笔记之lint check

运行design-read流程来执行第一级的HDL分析。在
映冬·2023-06-22 08:21

GPT-4 加持芯片设计开发速度

经过专门训练的工程师将编写成硬件语言（HDL），例如Verilog，以创建允许硬件执行其
ejinxian·2023-06-22 01:14

sdf与timingCheck和后仿真

Distributeddelays2.specify--endspecify1.1specify内部语法2.sdf2.1sdf的格式3.timingCheck和网表后仿真4.关于负值delay可以参考：HDL
cy413026·2023-06-19 15:45

HDL抽象等级 仿真模型 网表 delay speicfy与sdf

1.HDL硬件描述语言抽象分级HDL这里主要说verilog在描述硬件电路时分为三个抽象级别行为级模型：主要用于testbench，着重系统行为和算法，不在于电路实现，不可综合（常用描述有initial
cy413026·2023-06-19 15:13

IC - 什么是数字IC设计？

综合与验证：硬件描述语言和功能验证在数字设计的早期阶段开发的具有行为描述的数字块需要转换为硬件描述语言(HDL)
王万林 Ben·2023-06-17 00:25

一个生僻的vivado仿真错误

doesnothaveagenericnamed‘DLY’[/wrk/2018.3/nightly/2018_12_06_2405991/packages/customer/vivado/data/ip/xilinx/cordic_v6_0/hdl
翟二狗爱学习·2023-06-16 20:01

三、4【Verilog HDL】基础知识之模块和端口

参考书籍：《VerilogHDL数字设计与综合》第二版，本文档为第四章的学习笔记。目录学习目标4.1模块4.2端口4.2.1端口列表4.2.2端口声明4.2.3端口连接规则4.2.4端口与外部信号的连接1、顺序端口连接2、命名端口连接4.3层次命名学习目标清楚模块中的组成部分模块的端口列表声明模块实例化及其端口信号连接标识符层次4.1模块module开始，endmodule结束。模块内部5个组成部
追逐者-桥·2023-06-13 02:44

【IC设计】Synopsys数字IC设计流程

文章目录数字IC设计流程前端设计RTL编写和HDL仿真逻辑综合门级仿真形式化验证后端设计数据准备setmw_phys_refs*setlink_library*数据准备(SDC)数据准备(RCTechfile
农民真快落·2023-06-12 00:30

#Verilog HDL# Verilog设计中的竞争问题和解决办法

经过前面文章的学习，我们知道：不管是Verilog设计语言，还是Sytemverilog验证语言，标准都定义了语言调度机制，来规范各家编译器和仿真器的开发。今天，我们着重看一下Verilog硬件设计语言中竞争问题，以及解决竞争问题的办法。先上图，如下。大家都非常熟悉下面的调度机制了。这里不多说了。接下来，我们看一个例子：通过VCS+Verdi工具查看波形如下：可见，使用阻塞赋值的方式，在每个clk
那么菜·2023-06-08 00:44

Verilog HDL 快速入门FPGA超级干货第一季

废话不多说，直接上菜，干饭目录VerilogHDL快速入门FPGA超级干货第一季1.模块2.时延3.数据流描述方式4.行为描述方式5.结构化描述形式6.混合设计描述方式7.设计模拟VerilogHDL快速入门FPGA超级干货第二季VerilogHDL快速入门FPGA超级干货第一季1.模块  设计的数据流行为使用连续赋值语句进行描述;时序行为使用过程结构描述。一个模块可以在另一个模块中使用。  说明
琅中之嶹·2023-06-07 03:03

FPGA基础（5）verilog HDL基础查缺补漏

图片发自App1、仿真分为软仿和硬仿，前者检测逻辑错误，后者检查逻辑和时序上的错误，而fpga只能检查逻辑错误。2、设计方法：自上而下，方案指导设计，先写设计方案，后设计编程实现功能。3、每个字符都是八位的4、==逻辑相等，===实例相等，当实例中含有x或者z，“bx==bx，bx===bx”前者的判定结果是x，后者则是1。5、约简运算中，c=&b，则c=（（b[0]&b[1]）&b[2]），这里
BadRosoul·2023-04-21 19:00

HNU工训中心：平台 2HDL 语言与验证实验报告

一、自定FSM说明1、状态描述State0：睡觉，如果闹钟响则起床吃早餐，否则继续睡觉State1：吃早餐，吃完去上课State2：上课，上完课后如果要开会就去开会，否则去自习State3：自习，自习会后吃午餐State4：开会，开会完后吃午餐State5：吃午餐，吃完午餐去睡午觉State6：睡午觉，睡晚午觉后如果要运动则去运动，否则打游戏State7：运动，运动完后洗澡State8：打游戏，打
芜湖韩金轮·2023-04-20 05:46

【FPGA-DSP】第六期：Black Box调用流程

BlackBox是SystemGenerator中的一个block，可以将其他HDL文件以黑盒的形式封装到SystemGenerator设
༜黎明之光༜·2023-04-18 05:31

硬件语言Verilog HDL牛客刷题day11 A里部分 和 Z兴部分

1.VL72全加器1.题目：①请用题目提供的半加器实现全加器电路①半加器的参考代码如下，可在答案中添加并例化此代码。2.解题思路（可以看代码）2.1先看半加器s是加位，C是进位。2.2再看全加器s是加位，C是进位。2.3解题办法一，直接assign不使用半加器。2.4解题办法二，直接assign使用半加器，两个相加得出加位，assign得出进位。3.解题代码`timescale1ns/1nsmod
_She001·2023-04-17 21:44

硬件语言Verilog HDL牛客刷题 day09 哲K部分

1.VL59根据RTL图编写Verilog程序1.题目：根据以下RTL图，使用VerilogHDL语言编写代码，实现相同的功能，并编写testbench验证功能2.解题思路2.1了解D触发器的知识（在时钟是上升沿的时候，输入是什么输出什么）2.2注意经过D触发器的器件需要延时一个周期。链接：时序约束系列之D触发器原理和FPGA时序结构-知乎(zhihu.com)3.解题代码`timescale1n
_She001·2023-04-17 21:13

硬件语言Verilog HDL牛客刷题day10 华W部分 和 DJ部分

1.VL63并串转换1.题目：设计一个模块进行并串转换，要求每四位d输为转到一位dout输出，输出valid_in表示此时的输入有效。2.解题思路2.1计数记录输出的位数。2.2数据有一个延时。2.3思路就是搞一个寄存器存储数据，然后根据数据的位数来决定计数的大小。3.解题代码`timescale1ns/1nsmodulehuawei5(inputwireclk,inputwirerst,inpu
_She001·2023-04-17 21:13

基于 Verilog HDL 设计真彩图的灰度处理模块

引言FPGA比较擅长的是作定点数整数运算，那么对于带有小数部分的乘加运算。一般都选择先扩大若干倍，而后将运算结果缩小若干倍实现。应用案例，真彩图转灰度图的心理学计算公式：Gray=0.299R+0.587G+0.114B本文给出具体的设计、仿真源码（VerilogHDL）。结合MATLAB平台验证结果的准确性。Verilog编译仿真平台：Vivado2018.3MATLAB版本：2022a设计//
在路上-正出发·2023-04-17 07:28

vivado HDL编写示例

Vivado软件提供了HDL编写中常用的示例，旨在帮助初学者更好地理解和掌握HDL编程，这里分享一下verilog代码示例。
FPGA狂飙·2023-04-16 11:52

硬件语言Verilog HDL牛客刷题day08 综合部分

1.JohnsonCounter1.题目：请用Verilog实现4位约翰逊计数器（扭环形计数器），计数器的循环状态如下。电路的接口如下图所示2.解题思路2.1一个简单的状态机的配置。2.2注意起始状态是0000就行3.解题代码`timescale1ns/1nsmoduleJC_counter(inputclk,inputrst_n,outputreg[3:0]Q);parameters0=4'b0
_She001·2023-04-15 05:18

Vscode配置Verilog开发环境

一、插件安装在Vscode扩展中搜索verilog安装下面几个插件Verilog-HDL/SystemVerilog/BluespecSystemVerilog可实现功能：语法高亮（颜色较少）自动补全（
初雪白了头·2023-04-13 23:17

如何学习FPGA

22168673/article/details/90643220原文：https://blog.csdn.net/k331922164/article/details/44626989一、入门首先要掌握HDL
one_u_h·2023-04-09 13:36

HDL4SE：软件工程师学习Verilog语言（六）

6表达式与赋值我们终于可以继续学习了，也是没有办法，其实工作的80%的时间都是在忙杂事，就像打游戏一样，其实大部分时间都在打小怪，清理现场，真正打终极BOSS的时间是很少的，但是不清小怪，打BOSS就束手束脚，也很难通关啊。我们先来复习一下前面的学习内容：我们对数字电路有了基本的概念，了解verilog语言的运行与c语言还是有很大差别的。数字电路有两种基本的类型，一种是组合电路，数学上对应一个布尔
饶先宏·2023-04-09 13:33

HDL4SE：软件工程师学习Verilog语言（三）

3数据类型与程序结构上一次介绍了verilog语言中的词法结构，并给出了verilog词法的形式描述文件，可以通过flex工具生成词法分析程序。运行该程序，我们可以逐个读取源代码中的单词。当然，词法分析之前还有一个预处理过程，后面会给出预处理过程的实现代码。学习一种计算机语言，我们在搞定单词表后，下一步关心的一个是底层的语言要素，就是这种语言描述什么样的数据类型和数据结构，如何描述，同时也关心这种
饶先宏·2023-04-09 13:03

ASIC-WORLD Verilog（1）一日Verilog

这是网站原文：VerilogTutorial介绍Verilog是一种硬件描述语言(HARDWAREDESCRIPTIONLANGUAGE,HDL)。硬件描述语言是一种用于描述数字系统（
孤独的单刀·2023-04-09 05:39

数字IC设计流程

C++/Matlab）RTLHDL（VHDL/Verilog）RTL——RegisterTransferLevel（寄存器传输级）不关心寄存器和组合逻辑的细节，通过寄存器到寄存器的逻辑功能来描述电路的HDL
MrAlexLee·2023-04-08 07:20

FPGA学习笔记-1 FPGA原理与开发流程

1.1.2什么是HDL？什么是Verilog？
虎慕·2023-04-08 04:55

硬件语言Verilog HDL牛客刷题day05时序逻辑部分（2）

1.VL33非整数倍数据位宽转换8to121.题目：实现数据位宽转换电路，实现8bit数据输入转换为12bit数据输出。其中，先到的数据应置于输出的高bit位。电路的接口如下图所示。valid_in用来指示数据输入data_in的有效性，valid_out用来指示数据输出data_out的有效性；clk是时钟信号；rst_n是异步复位信号。2.解题思路2.1生成一个寄存器存储数据，寄存器的大小应该
_She001·2023-04-06 21:57

硬件语言Verilog HDL牛客刷题day04 序列检测部分

1.VL25输入序列连续的序列检测1.题目：请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。模块的接口信号图如下：2.解题思路2.1首先暴力的手段，使用{}组合逻辑左移寄存器最右边添加a的值。对比寄存器的值输出match的值。(下下个状态使用always的非堵塞赋值可以)2.2使用三段的状态机3.解题代码`timescale1ns/1n
_She001·2023-04-06 21:57

硬件语言Verilog HDL牛客刷题day05 时序逻辑部分

1.VL29信号发生器1.题目：题目描述：请编写一个信号发生器模块，根据波形选择信号wave_choise发出相应的波形：wave_choice=0时，发出方波信号；wave_choice=1时，发出锯齿波信号；wave_choice=2时，发出三角波信号。2.解题思路，2.1时序逻辑的题目使用状态机。2.2三角波模式需要设置一个标志位flag。flag仅在三角波模式也就是wave_chosie=
_She001·2023-04-06 21:57

硬件语言Verilog HDL牛客刷题day06 跨时钟域传输部分

1.VL45异步FIFO1.题目：请根据题目中给出的双口RAM代码和接口描述，实现异步FIFO，要求FIFO位宽和深度参数化可配置。电路的接口如下图所示。2.解题思路2.1格雷码的4位表格2.2格雷码的得到的公式2.3没搞的太懂。一个链接：FIFO设计-异步FIFO篇-知乎(zhihu.com)自己的理解：a.首先是计数到格雷码的转换。b.然后是为什么要使用格雷码，为了异步时钟要延时2个周期，因为
_She001·2023-04-06 21:37

如何学习FPGA

目录一、入门首先要掌握HDL（HDL=verilog+VHDL）。二、独立完成中小规模的数字电路设计。三、掌握设计方法和设计原则。四、学会提高开发效率。五、增强理论基础。六、学会使用MATLAB仿真。
江鸟的坚持·2023-04-05 11:38

修复PHY62XX_SDK_3.1.1 ADC采样单次触发死机问题

复制如下文件，覆盖对应adc.c和adc.h即可每次采样需要重新配置：hal_adc_config_channel(myadc,my_adc_Hdl_t);hal_adc_start();-------
迁旭·2023-04-05 08:00

（196）Verilog HDL：使能的D触发器

（196）VerilogHDL：使能的D触发器1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）VerilogHDL：使能的D触发器5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程
宁静致远dream·2023-04-02 13:22

Verilog HDL中位运算符、逻辑运算符和缩减运算符的区别

文章目录前言一、单目运算符、双目运算符和三目运算符二、位运算符三、逻辑运算符四、缩减运算符五、总结前言我们在学习和理解VerilogHDL中的一些运算符的意义时，可能会对一些运算符的使用产生混乱，因此本文整理了VerilogHDL中&与&&、|与||、！与~等容易造成误解的运算符的区别。一、单目运算符、双目运算符和三目运算符在介绍这几种运算符之间的差别之前需要先介绍一个概念。在VerilogHDL
打工人axing·2023-04-02 12:50

Verilog HDL——运算符

1.1逻辑运算符在VerilogHDL语言中有三种逻辑运算符：1）&&逻辑与；2）||逻辑或；3）！逻辑非。“&&”和“||”是双目运算符，它要求要有两个操作数，如（a>b）&&(bb）。表1.1为逻辑运算表，他表示a和b的值为不同的组合时，各种逻辑运算所得到的值。ab！a!ba&&ba||b真真假假真真真假假真假真假真真假假真假假真真假假逻辑运算符中“&&”和“||”的优先级低于关系运算符，“！
~Old·2023-04-02 12:49

【正点原子FPGA连载】第七章Verilog HDL语法 -摘自【正点原子】新起点之FPGA开发指南_V2.1

1）实验平台：正点原子新起点V2开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6097589511132）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-300792-1-1.html3）对正点原子FPGA感兴趣的同学可以加群讨论：9942440164）关注正点原子公众号，获取最新资料更新第七章Ver
正点原子·2023-04-02 10:17

Verilog HDL（五）:组合逻辑(always和assign)与时序逻辑

组合逻辑1.概念：从电路本质上讲，组合逻辑电路的特点是输出信号只是当前时刻输入信号的函数，与其他时刻的输入状态无关，不涉及信号跳变沿的处理。无存储电路，也没有反馈电路。2.描述：（1）always模块的触发事件为电平敏感信号电路：always模块中的信号必须定义为reg。例：实现一个两输入比较器，输入分别为d1,d2,输出为f1,f2,f3。modulecompare_demo(d1,d2,f1,
兜-兜·2023-04-02 09:06

计算机体系结构与RISC-V学习（一）——verilog HDL学习

目录Verilog学习1、verilog语法与要素1.1、Verilog结构1.2、Verilog语言要素1.3、常量1.4、字符串1.5、数据类型1.6、参数1.7、向量1.8、运算符2、Verilog语句语法2.1、过程语句2.2、块语句2.3、赋值语句2.4、条件语句2.5、循环语句2.6、编译指示语句2.7、任务与函数2.8、执行与并发执行2.9、Verilog—2001语言标准3、Ver
黄焖鸡米饭憨憨·2023-04-01 16:56

计算机组成原理课设mips,BUAA_CO: 2017级北航计算机学院计算机组成原理课程设计(MIPS CPU)...

部件及状态机设计(Logisim)课下测试(PW):搭建CRC校验码计算电路，ALU，正则表达式匹配课上测试(PT):Logisim完成部件及FSM设计P1项目名称：部件及状态机设计(Verilog-HDL
好好讲话就好好·2023-04-01 10:47

FPGA Verilog HDL 系列实例--------顺序脉冲发生器

VerilogHDL之顺序脉冲发生器一、原理在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。在数字系统中，常用来控制某些设备按照事先规定的顺序进行运算或操作。顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间
狼性天下·2023-03-30 08:17

Oxford 毫米波雷达数据集 使用指南

我们可以使用牛津大学机器人实验室采集的公开数据集，采集车的传感器设置如下：其中bumblebee为灰度相机Grasshopper为彩色相机CTS350-X为旋转式毫米波雷达，76GHZ，提供全向扫描雷达原始功率谱HDL
循梦渡·2023-03-29 10:04

脑动脉硬化检查

1.验血血脂、血清胆固醇、血糖、其他参数主要表现为血总胆固醇增高、LDL胆固醇增高、HDL胆固醇降低、血甘油三酯增高、血脂蛋白增高、载脂蛋白B增高、载脂蛋白A降低、脂蛋白增高、脂蛋白电泳图形异常，90%
逍遥的潇遥·2023-03-27 22:36

IC设计前端到后端的流程和eda工具

2、HDL设计输入：设计输入方法有：HDL语言（Ver
飞奔的大虎·2023-03-27 20:46

python循环读取oracle数据报错问题

KPEDBG_HDL_PUSH_FCPTRMAXKPEDBG_HDL_PUSH_FCPTRMAXORA-24550:signalreceived:Unhandledexception:Code=ebf00baaFlags
不玩了啊·2023-03-22 07:15

Halcon deep learning之目标检测笔记（一）

创建深度学习网络设置网络参数这一步主要是设置选择halcon深度学习网络模型，如pretrained_dl_classifier_compact.hdl。设置类别的数量。指定图像的宽、高
晚晴风_·2023-03-22 03:17

HDL逻辑推断

高层次描述语言（HDL）如VHDL和Verilog是综合的前端。HDL设计允许用工艺无关的方式来表示。然而，不是所有的HDL结构都能被综合，不仅如此，也不是所有的HDL代码都能综合成想要的结果。
我喜欢唱跳rap打篮球·2023-03-21 11:25

verilog语言实现四位比较器

两种HDL均为IEE
d36a3fd5b3e4·2023-03-16 14:08
上一页 3 4 5 6 7 8 9 10 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他