hdl

基于VITIS JESD204B官方IP核的调试

//www.chinaaet.com/tech/designapplication/3000080357jesd204b应用指南https://github.com/analogdevicesinc/hdl2
FPGA入门·2023-11-12 08:16

FPGA学习笔记-Verilog语法-夏宇闻

FPGA-00-语法《Verilog数字系统设计教程》-夏宇闻-第一部分第一章基础知识硬件描述语言HDL：以文本形式描述数字系统硬件的结构和行为。
学习虫虫·2023-11-12 00:30

Verilog HDL语言基础知识

目录VerilogHDL语言基础知识6.1.2VerilogHDL模块的结构6.1.3逻辑功能定义6.2.1常量6.3运算符及表达式6.4.2条件语句VerilogHDL语言基础知识先来看两个VerilogHDL程序。例6.1一个8位全加器的VerilogHDL源代码moduleadder8(cout,sum,ina,inb,cin);output[7:0] sum;outputcout;inpu
Gretel Tade·2023-11-12 00:40

【数字系统】组合逻辑电路设计：4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/FPGA/CPLD/EDA

一、实验要求1.编码／译码器的设计与实现；比较器的设计与实现；全加器的设计与实现；2.在QuartusII环境下，运用VerilogHDL语言进行编程开发，并完成对电路工作情况的仿真模拟；3.完成配置程序的下载，并在开发板上对程序进行功能验证。二、实验过程步骤1、设计模块1：四线—二线优先编码器pre_encode4_2a.模块功能要求编码器通常分为两大类：普通编码器和优先编码器。其中普通编码器就
StormBorn_·2023-11-12 00:07

AD9371 Crossbar

官方例程构建及单音信号收发ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射AD9371官方例程时钟间的关系与生成：AD9371官方例程HDL
lwd_up·2023-11-09 20:21

Ubuntu websocket程序

include#include#include#include#includetypedefwebsocketpp::serverserver;usingwebsocketpp::connection_hdl
小鱼仙官·2023-11-09 05:45

AD9371 官方例程裸机SW 和 HDL配置概述（二）

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lwd_up·2023-11-08 08:39

AD9371 官方例程裸机SW 和 HDL配置概述（三）

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lwd_up·2023-11-08 08:39

AD9371 官方例程 NO-OS 主函数 headless 梳理（二）

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lwd_up·2023-11-08 08:01

ZYNQ_project:led

synthesis综合：综合的过程是由FPGA综合工具箱HDL原理图或其他形式源文件进行分析，进而推演出由FPGA芯片中底层基本单元表示的电路网表的过程。通俗的讲就是将自己的设计映射到FPGA中。
warrior_L_2023·2023-11-07 12:48

AD9371 官方例程 NO-OS 主函数 headless 梳理（一）

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lwd_up·2023-11-06 06:47

Modelsim 使用教程（5）——Analyzing Waveforms

一、概述Wave窗口允许我们以HDL波形和数据的形式查看仿真结果。Wave窗口被划分为多个窗格。通过单击并在任意两个窗格之间拖动该条，可以调整路径名窗格、值窗格和波形窗格的大小。
apple_ttt·2023-11-06 05:12

数字电路综合划分及编码风格

1.综合划分合理的设计划分和好的HDL编码风格对成功的综合影响很大。逻辑划分是成功综合（和布局布线，如果布图示层次化的）的关键。传统上，设计人员根据每个模块的功能划分设计，而不考虑综合过程。
我喜欢唱跳rap打篮球·2023-11-05 13:50

ModelSim功能仿真，综合仿真，时序仿真

功能仿真需要：1.TestBench或者其他形式的输入激励2.设计代码（HDL源程序）值得一提的是，可以在ModelSim直接编写TestBench，使用View->Source->Showlangua
Oh_my_God_L_C·2023-11-05 03:14

顶层设计模块

如果FPGA设计不是只包含一个模块或实体的，那么顶层模块中的HDL代码编写一般都是采用纯结构化的描述方法，即部分语句只存在例化语句。
叶慧琳·2023-11-03 18:06

vivado报错 ：Syntax error near “non-printable character with the hex value ‘0xef‘“.

vivado报错[HDL9-806]Syntaxerrornear"non-printablecharacterwiththehexvalue'0xef'".
Yeye ——·2023-11-03 09:24

FPGA基础知识

FPGA基础知识目录FPGA基础知识FPGA介绍数字集成电路分类PLDPLD分类：PLD原理HDL数字系统设计Verilog与C的区别：FPGA介绍数字集成电路分类通用集成电路：比如单片机，74系列IC
一只活蹦乱跳的大鲤鱼·2023-11-02 15:30

Simulink HDL--如何生成Verliog代码

  Simulink生成HDL的方法可以快速设计出工程，并结合FPGA验证，相比于手写HDL代码虽然存在代码优化不足的问题。但是方法适合做工程的快速验证和基本框架搭建。
伊丽莎白鹅·2023-11-02 15:53

AD9371 官方例程HDL JESD204B相关IP端口信号

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lwd_up·2023-11-02 05:15

AD9371 官方例程裸机SW概述（一）

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lwd_up·2023-11-02 05:00

Overview of HDL-Based Design——从HDL开始设计的全过程

1.1OverviewofHDL-BasedDesignThischapterguidesyouthroughatypicalHDL-baseddesignprocedureusingadesignofarunner’sstopwatch.Thedesignexampleusedinthistutorialdemonstratesmanydevicefeatures,softwarefeature
highhill520·2023-11-01 14:28

vscode搭建Verilog环境

更新】一、从官网下载安装VScode二、登录账号同步数据（如果已有）三、安装插件3.1Chinese（simplified）中文汉化包3.2文件管理器的图标包icontheme3.3安装Verilog-HDL
月见团子tsukimi·2023-11-01 05:53

用Vscode编辑verilog代码配置

pwd=mnq4提取码：mnq4比较有用的插件：Chinese语言包Verilog-HDL/System
ChipChatter·2023-11-01 05:22

modelsim仿真（二）——自动化仿真

最突出的特点就是快，modelsim对HDL文件的编译速度要远远大于quartus，可以快速排除新开发模块中的语法错误，验证功能正确性，帮助我们
Arist9612·2023-10-31 09:08

CDN直播和点播

直播点播的频道管理、资源管理、录制设置、分辨率设置、视频剪辑、广告管理、账户管理、授权、计费等一系列业务功能的集合CDN运维系统2.CDN直播系统：源支持rtmp、http、udp等多种协议播放支持主流的hls、hdl
i格雷·2023-10-30 15:26

AD9371 官方例程HDL详解之JESD204B RX侧时钟生成

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lwd_up·2023-10-29 21:57

AD9371 官方例程HDL详解之JESD204B RX侧格式配置

AD9371系列快速入口AD9371+ZCU102移植到ZCU106：AD9371官方例程构建及单音信号收发采样率和各个时钟之间的关系：AD9371官方例程HDL详解之JESD204BTX侧时钟生成（三
lwd_up·2023-10-29 21:50

vivado2018.2版本带PS侧配置（bd）调用modelsim仿真时：(vlog-13006) Could not find the package (sc_util_v1_0_3_pkg)

/ZC702.srcs/sources_1/bd/system/ipshared/03a9/hdl/axi_protoc
wkonghua·2023-10-29 21:42

解决Ubuntu18.04(ROS Melodic)安装hdl_graph_slam依赖问题(2022-07-07)

ROSMelodiccn/melodic/Installation/Ubuntu-ROSWikihttp://wiki.ros.org/cn/melodic/Installation/UbuntuROS安装中sudorosdepinit和rosdepupdate失败的终极解决方法（最新版本）_何为其然的博客-CSDN博客_rosdep2一.绪论关于ROS安装过程中遇到的sudorosdepinit
E.M.O.T.I.O.N·2023-10-29 00:46

verilog vscode linux

安装vscode插件插件：Verilog-HDL/SystemVerilog/BluespecSystemVerilog功能：.xdc.ucf.v等代码高亮、代码格式化、语法检查（Linting）、光标放到变量上提示变量的信息等关于其他语言的依赖工具等信息查看插件说明代码对齐还是用自即的风格吧
xiaguangbo·2023-10-28 20:34

开源3D激光（视觉）SLAM算法汇总（持续更新）

目录一、Cartographer二、hdl_graph_slam三、LOAM四、LeGO-LOAM五、LIO-SAM六、S-LOAM七、M-LOAM八、livox-loam九、Livox-Mapping
luoganttcc·2023-10-28 19:20

synopsys-SDC第四章——Tcl扩展SDC

一、时序约束时序约束用于指定HDL中无法捕
王_嘻嘻·2023-10-28 16:49

FPGA时序分析与约束（7）——通过Tcl扩展SDC

这些主要用于指定HDL中无法捕获的设计特性和用于驱动综合。那时候，它们是DesignCompiler的命
apple_ttt·2023-10-28 15:34

备忘坑 基于 FPGA，risc-v Verilog HDL和Linux 等源码组装个人主用主机

分为两步走，step1,用一个小型的fpga开发板做一个能跑，但性能有限的小主机；step2,用一款性价比极高，性能够强的FPGA板子，重复step1的工作；step3,开机干活
Eloudy·2023-10-28 11:36

如何在 macOS 上使用 Verilog 模拟电气模型

Verilog基本上是一种用于对电子系统建模的HDL（硬件描述语言）。在Windows机器上使用称为XilinxISE的软件来模拟Verilog模型更容易，该软件是用于Verilog编程的IDE。
iCloudEnd·2023-10-27 03:59

FPGA Verilog HDL 系列实例--------步进电机驱动控制

【连载】FPGAVerilogHDL系列实例VerilogHDL之步进电机驱动控制步进电机的用途还是非常广泛的，目前打印机，绘图仪，机器人等等设备都以步进电机为动力核心。那么，下面我们就了解下什么是步进电机，它是怎么控制的。一、步进电机相关知识简介1、步进电机概述步进电机是一种能够将电脉冲信号转换成角位移或线位移的机电元件，它实际上是一种单相或多相同步电动机。单相步进电动机有单路电脉冲驱动，输出功
weixin_33726313·2023-10-25 17:24

Verilog HDL题库练习--题目来源HDLBits

写在开头：HDLBits上有很多VerilogHDL语言的题目，题目很有价值，有些题目也很有意思，让人脑洞打开。更重要的是，通过每道题目的铺垫以及层层递进的难度，让我对硬件电路有了更深刻的理解。因此我会在这篇文章里提取出一些有意思、有难度、也能引起思考的题目，分享给大家。btw，这是我第100篇博客，坚持到现在不容易，如果你能看到这里，请给我点个赞吧。个人能力有限，文章难免有多少错误，欢迎指正。目
Cheeky_man·2023-10-25 17:21

AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 （三）

官方例程构建及单音信号收发ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射AD9371官方例程时钟间的关系与生成：AD9371官方例程HDL
lwd_up·2023-10-24 11:39

AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 （一）

ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射梳理AD9371时钟，理解采样率和各个时钟之间的关系：AD9371官方例程HDL
lwd_up·2023-10-24 11:34

AD9371 官方例程HDL详解之JESD204B TX侧时钟生成 （二）

官方例程构建及单音信号收发ad9371_tx_jesd-->util_ad9371_xcvr接口映射：AD9371官方例程之tx_jesd与xcvr接口映射AD9371官方例程时钟间的关系与生成：AD9371官方例程HDL
lwd_up·2023-10-24 09:34

调血脂药与抗动脉粥样硬化药（六）

通过提高胆固醇酯转移蛋白和ApoE的血浆浓度，使HDL颗粒中胆固醇减少，HDL颗粒变小，提高HDL数量
王大永·2023-10-22 20:30

AD9371 官方例程HDL详解（一）

文章目录前言一、AD9371---->FMC_DP二、FMC_DP---->FPGA_TX/RX三、rx_data_xandtx_data_xmustbeconnectedtothesamechannel四、ADRV9009前言axi_ad9371_tx_jesd-->util_ad9371_xcvr接口映射讲解一、AD9371---->FMC_DPAD9371内部原理图FMC链接9371：SER
lwd_up·2023-10-22 11:14

SystemVerilog学习（1）——验证导论

SystemVerilogSystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是IEEE1364Verilog-2001标准的扩展增强，兼容Verilog2001，将硬件描述语言（HDL
apple_ttt·2023-10-21 15:09

FPGA万花筒之(十五）:Verilog HDL基础

姓名：张俸玺学号：20012100022学院：竹园三号书院转自https://blog.csdn.net/qq_38798425/article/details/107084504【嵌牛导读】FPGA，可编程门阵列，作为一种较为新型的技术，为大多数人所陌生。如今，FPGA成为一个技术热门。本文对VerilogHDL基础进行了简要叙述。【嵌牛鼻子】FPGAVerilogHDL【嵌牛提问】Verilo
张俸玺20012100022·2023-10-21 09:54

DatenLord前沿技术分享 No.12

为了更好地适应云部署的需要，除了我们熟知的HDL开发语言抽象层次的提高，FPGA的开发复用层次
达坦科技DatenLord·2023-10-21 02:31

AD9361 官方例程

AD936x系列快速入口SW部分在：AD9361官方例程详解（一）和AD9361官方例程详解（二）MSK通信，物理层：MSK调制，MSK接收正在进行OFDM调制（一）…HDL部分详细内容在AD9361官方例程详解
lwd_up·2023-10-20 20:28

AD9371 官方例程

文章目录前言一、HDL方面1.ZYNQ核根据ZCU106平台修改（**参考UG1244ZCU106EvaluationBoard**），尤其注意**DDR**的配置（**参考美光MTA4ATF51264HZ
lwd_up·2023-10-20 20:51

那些你对低碳饮食的误解！

在该报告中，科研人员还指出：低碳水饮食能够加速减肥、降低血压、提升高密度脂蛋白（HDL）胆固醇、
薇分·2023-10-20 04:58

HDL4SE：软件工程师学习Verilog语言（四）

4模拟器总是不能运行一个应用程序，对学习语言是致命的，一个Hello,World！级别的应用就这么复杂，时间长了会把人的耐心磨尽。因此本节我们先暂停对verilog语言的学习，来讨论模拟器的实现，试图给出一个初步的实现，至少能够完成前面一节中给出的应用。当然，编译器还没有那么快，我们就用手工编译好了，好在这个应用的逻辑不算复杂，手工编译（相当于c语言下写汇编）也还是可以接受的，顺便也看看编译器要输
饶先宏·2023-10-19 07:19

Design Compiler指南——概述和基本流程

综合是前端模块设计中的重要步骤之一，综合的过程是将行为描述的电路、RTL级的电路转换到门级的过程；DesignCompiler是Synopsys公司用于做电路综合的核心工具，它可以方便地将HDL语言描述的电路转换到基于工艺库的门级网表
沧海一升·2023-10-18 18:48
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