什么是硬件描述语言？

硬件描述语言（Hardware Description Language, HDL）是一种用形式化方法描述逻辑电路和系统的语言。利用这种语言，逻辑电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的逻辑系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下来，再用专用集成电路（ASIC）或现场可编程门阵列（FPGA）自动布局布线工具，把网表转换为要实现的具体电路布线结构。据统计，目前在美国的硅谷约有90%以上的ASIC和PLD采用硬件描述语言进行设计。      

硬件描述语言HDL的发展至今已有30多年的历史，其成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，需要一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期至90年代，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为电气和电子工程师协会（Institute of Electrical & Electronics Engineers, IEEE）标准。        
   现在，随着超大规模FPGA以及包含SoC内核FPGA芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像System Verilog，SystemC、Cynlib C++等；另一方面，PLD设计工具在原先仅支持硬件描述语言设计输入的基础上，日益增加对传统高级设计语言（如C/C++）的设计支持。      

   目前，硬件描述语言可谓是百花齐放，有VHDL、Verilog HDL、Superlog、SystemC、System Verilog、Cynlib C++、C Level等。整体而言，在PLD开发领域应用最广的还是VHDL和Verilog HDL。随着逻辑系统开发规模的不断增大，SystemC和System Verilog等系统级硬件描述语言也得到越来越多的应用。    

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