E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
zynq
Linux下I2C调试工具--for--
Zynq
MPSOC/Jetson Xavier
Linux下I2C调试工具1、简介i2c-tools是一个专门调试i2c的工具,无需编写任何代码即可轻松调试I²C设备,可获取挂载的设备及设备地址,还可以在对应的设备指定寄存器设置值或者获取值等功能。i2c-tools有如下几个常用测试命令i2cdetect,i2cdump,i2cget,i2cset,i2ctransfer。2、i2c-tools工具安装2.1、Jetsonxavier/orin
Kevin的学习站
·
2023-12-18 19:42
自动驾驶嵌入式工程师修炼秘籍
#
Zynq
UltraScale+
MPSoC修炼秘籍
#
NVIDIA
Jeston
开发
linux
自动驾驶
驱动开发
嵌入式软件
ZYNQ
_project:IIC_EEPROM
ElectricallyErasableProgammableReadOnlyMemory,E2PROM)是指带电可擦可编程只读存储器,是一种常用的非易失性存储器(掉电数据不丢失),E2PROM有多种类型的产品,我们领航者
ZYNQ
核桃_warrior
·
2023-12-16 23:53
网络
【 TES720D】基于国内某厂商的FMQL20S400全国产化ARM核心模块
该款核心板的主芯片兼容XILINX的
ZYNQ
7010或
ZYNQ
7020系列FPGA。核心板上布了DDR3SDRAM、EMMC、SP
北京青翼科技
·
2023-12-16 16:33
fpga开发
图像处理
信号处理
arm开发
【【RGB LCD字符 和图片的显示实验】】
RGBLCD字符和图片的显示实验本次实验参考自《正点原子领航者
ZYNQ
之FPGA开发指南》RGBLCD字符和图片显示实验本次实验采用的板子是正点原子
ZYNQ
7020本次实验的大体代码可以参照上次实验的代码主要是为了学习字体取模的操作然后将其显示在屏幕上实验任务通过领航者开发板上的
ZxsLoves
·
2023-12-15 12:10
FPGA学习
图像学习
fpga开发
特权FPGA学习笔记
C/C++/systemC-----vivadoHLS------------->RTL门电路,省去了HDL语言的中间转换,可以看作是C向C#的演进,基于
zynq
面向以前使用C的开发人员,但是个人觉得,
chinxue2008
·
2023-12-15 11:25
fpga开发
学习
笔记
FreeRTOS系统下看门狗定时器的使用总结
硬件平台:
ZYNQ
7000系列软件系统:F
La fille, Lynn!
·
2023-12-15 02:29
学习FreeRTOS
单片机
嵌入式硬件
FreeRTOS
ZYNQ
7000---FLASH读写
文章内容基于正点原子系列视频:正点原子手把手教你学
ZYNQ
之嵌入式开发一、Flash是什么?Flash存
La fille, Lynn!
·
2023-12-15 02:29
学习FreeRTOS
嵌入式硬件
FreeRTOS
基于
ZYNQ
的多轴运动控制平台关键技术研发-总体架构设计(一)
基于多轴运动控制平台的实时通信和同步控制需求,采用Xilinx
Zynq
7020SoC作为核心处理器,设计了双核SoC多轴运动控制平台的总体架构。
深圳信迈科技DSP+ARM+FPGA
·
2023-12-05 23:16
ZYNQ
运动控制器
ZYNQ
多轴运动控制器
【
ZYNQ
】从入门到秃头11 DAC FIFO实验(AXI-stream FIFO IP核配置)
文章目录DACFIFO实验要求AXI-streamFIFO介绍基于地址形式的交互与基于流形式的交互AXI-stream总线读写协议axis工作模式读操作写操作READY,VALID握手AXI-streamFIFOIP核DACFIFO实验例化模块CLK添加VIOIP核添加AXI-Stream-DataFIFOIP核添加DDSIP核添加ILAIP核DACFIFO实验程序代码顶层模块频率控制模块DAC发
“逛丢一只鞋”
·
2023-12-04 19:20
ZYNQ
fpga开发
dds
zynq
Zynq
自定义IP
最简单的自定义IP封装1.1实验任务将PL端控制LED灯每隔1s进行闪烁的IP核进行简单的封装,然后与ARMA9处理器连接,A9处理器给该LEDIP核提供clk和rst_n信号1.2实验过程首先将
Zynq
_Uart
sinat_25428663
·
2023-12-04 19:50
zynq
7000 PL读写DDR3----实验笔记
1、工程规划DDR芯片的管脚是绑定到
Zynq
的DDR接口上的。而
Zynq
系统的这个DDR总线接口有是链接在其内部“M
swang_shan
·
2023-12-04 19:50
Vivado
Block
Design
axi_master
block
design
自定义IP核
zynq
设计学习笔记6——自定义含AXI4接口IP核-ps与pl的交互
在本实验中,我们将采用封装带有AXI4接口的IP的方式,实现PS和PL的数据交换,另外自定义IP核可以定制化系统设计,以达到设计重用的目的,可以很大程度上简化系统设计和缩短产品上市的时间。本次实验任务:通过自定义一个含有AXI总线的加减法器IP核,在ps端随机生成数据,传输到pl端,在pl端进行计算后,将结果发送到ps端并通过uart打印出来。同时用pl端控制的LED灯显示此时计算的是加法还是减法
墨漓_lyl
·
2023-12-04 19:49
FPGA之zynq设计学习笔记
fpga
嵌入式
实时系统vxWorks-
Zynq
7020 自定义axi ip核
概述AXI(AdvancedeXtensibleInterface)协议主要描述了主设备(Master)和从设备(Slave)之间的数据传输方式,主设备和从设备之间通过握手信号建立连接。当主设备的数据准备好时,会发出和维持VALID信号,表示数据有效;当从设备准备好接收数据时,会发出READY信号。数据只有在这两个信号都有效时才开始传输。AXI协议(又称AXI4.0),包括3种接口标准:AXI4、
不只会拍照的程序猿
·
2023-12-04 19:49
实时vxWorks
听说ZYNQ
物联网
嵌入式
vxworks
实时系统
操作系统
ZYNQ
-7000 Vivado 自定义IP封装
软件版本:vivado2018.01操作系统:centos6.0本文章中主要介绍在vivado中如何使用系统工具封装我们自己的IP,此例实现了将sha256_pad这个模块挂在AXI-STREAM总线上sha256_pad定义如下://---------------------------------------------------------//Module:sha256_pad//Inpu
gdboyi
·
2023-12-04 19:19
FPGA
FPGA学习笔记【封装自定义IP核】
封装带AXI接口的自定义IP核为了更方便地使用外部接口驱动或进行系统级的设计时,可以考虑将RTL设计打包制作成自定义的IP核,Vivado会自动生成相关的IP核接口;或者为了在
ZYNQ
中使用AXI总线将硬核与
内 鬼
·
2023-12-04 19:19
FPGA
嵌入式
fpga
Xilinx
Vivado
ZYNQ
自定义IP
今天的任务是用
ZYNQ
的PS核心,取访问自定义IP。建立AXI接口的IP右键编辑IP在顶层,添加相应端口,这里就放一个LED接口例化的位置也相应添加。接下来,修正下一层,就是接口定义层。
包包爸
·
2023-12-04 19:49
FPGA
fpga开发
【
ZYNQ
详细案例五】采用AXI4总线封装自定义VGA显示IP核 显示自定义图片或者字符内容 基于ZEDBOARD
【
ZYNQ
详细案例五】采用AXI4总线封装自定义VGA显示IP核彩条实验基于ZEDBOARD第一部分:PL部分首先我们先创建工程然后创建blockdesign添加PS处理器自动配置ZEDBOARD的预设
Taneeyo
·
2023-12-04 19:48
fpga
硬件
驱动程序
【【
ZYNQ
-自定义IP核-IP核封装于接口定义实验】】
ZYNQ
-自定义IP核-IP核封装于接口定义实验我们应该怎么封装用一个示例我们自动生成的是这个样子的对比一下真实的顶层文件moduledvi_transmitter_top(2inputpclk,//pixelclock3inputpclk_x5
ZxsLoves
·
2023-12-04 19:18
FPGA学习
tcp/ip
fpga开发
网络协议
赛灵思 TSN 解决方案
赛灵思TSN解决方案赛灵思TSNIP支持软件支持内核配置设备树TSN系统流量类PCP和流量等级生成TSN流量:ConvertingLegacyApplicationstoTSN支持的PTP配置文件
zynq
mp
李易达
·
2023-12-04 00:22
linux
运维
服务器
处理器及微控制器:XCZU15EG-2FFVC900I 可编程单元
XCZU15EG-2FFVC900I参数:
Zynq
®UltraScale+™MPSoC系列基于Xilinx®UltraScale™MPSoC架构。
YHPsophie
·
2023-12-01 17:18
#亿胜盈科
智能芯片
单片机
电子元器件
芯片
赛灵思
【【FPGA中断的介绍附上 上个MicroBlaze 代码的解析】】
结构和代码本次实验参考自正点原子达芬奇开发板MicroBlaze开发我们可以看出我们圈画了一个中断控制器IP还有一个是我们构建的软核microblaze和挂载的BRAM用来当作原本内核的DDR存储我之前用的是带硬核的
zynq
ZxsLoves
·
2023-12-01 16:40
FPGA学习
fpga开发
TCP解帧解码、并发送有效数据到FPGA
参考:正点原子启明星
ZYNQ
之嵌入式SDK开发指南_V2.0:第三十九章基于TCP协议的远程更新QSPIFlash实验和第十五章基于BRAM的PS和PL的数据交互TCP接收、解帧功能的实现在正点原子提供的
灵风_Brend
·
2023-12-01 13:02
ZYNQ&FPGA实例
fpga开发
tcp/ip
网络协议
arm开发
笔记-PC端wireshark采集FPGA数据的操作
wireshark采集FPGA的数据目录一、准备工作二、操作步骤一、准备工作1、软件:wireshark2、平台:PC(本人是win11)、带有以太网功能的
zynq
平台3、网线:用网线连接
zynq
板子和
彭飞万里
·
2023-11-29 16:20
fpga开发
笔记
wireshark
Xilinx
Zynq
-7000系列FPGA多路视频处理:图像缩放+视频拼接显示,提供工程源码和技术支持
目录1、前言免责声明2、相关方案推荐FPGA图像处理方案FPGA图像缩放方案FPGA视频拼接叠加融合方案推荐3、设计思路详解HLS图像缩放介绍VideoMixer介绍4、vivado工程介绍PL端FPGA逻辑设计PS端SDK软件设计5、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项6、上板调试验证并演示准备工作输出静态演示输出动态演示7、福利:工程源码获取XilinxZy
9527华安
·
2023-11-29 05:45
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
FPGA图像缩放
fpga开发
音视频
Xilinx
Zynq
图像缩放
视频拼接
学习使用Vivado和SDK进行Xilinx
ZYNQ
FPGA开发 | (四)安装并破解Modelsim | 2023.8.10/星期四/天气晴
系列文章目录学习使用Vivado和SDK进行Xilinx
ZYNQ
FPGA开发|(一)开始学习使用Vivado和SDK进行Xilinx
ZYNQ
FPGA开发|(二)学习方法选择学习使用Vivado和SDK进行
杨肉师傅
·
2023-11-29 00:21
学习Xilinx
ZYNQ
FPGA开发
学习
fpga开发
学习使用Vivado和SDK进行Xilinx
ZYNQ
FPGA开发 | (三)安装并破解Vivado和SDK | 2023.8.9/星期三/天气晴
系列文章目录学习使用Vivado和SDK进行Xilinx
ZYNQ
FPGA开发|(一)开始学习使用Vivado和SDK进行Xilinx
ZYNQ
FPGA开发|(二)学习方法选择学习使用Vivado和SDK进行
杨肉师傅
·
2023-11-29 00:51
学习Xilinx
ZYNQ
FPGA开发
学习
fpga开发
ZYNQ
-Linux开发之(一)Vivado安装、SDK安装、License导入破解、Vivado无法正常启动等
Vivado及SDK工具安装1.1软件安装解压Xilinx_Vivado_SDK_2018.3_1207_2324.tar.gz,进入解压的目录,找到安装程序xsetup.exe,选中后鼠标右键以管理员身份运行,等待安装界面启动:弹出的安装界面显示连接到xilinx官网,选择“Ignore”,点击“Next”,进入下一步:勾选三个“IAgree”,同意使用协议、版权等,点击“Next”,进入下一步
披着假发的程序唐
·
2023-11-29 00:20
zynq
vivado
linux
linux
fpga开发
单片机
驱动开发
Hobbit玩转
Zynq
MPSoC系列之1:VCU解码+DP显示
做图像处理的朋友们经常会有视频编解码的需求,常用的方法是要么增加一个专有芯片要么买专用的FPGA实现的IP,这都增加了设计复杂度以及成本,
Zynq
MPSoC的EV系列含有VCU视频编解码单元,就非常好的解决了这个问题
Humph-Hobbit
·
2023-11-28 07:59
Zynq
MPSoC
嵌入式
fpga
第一章:赛灵思(Xilinx)的
Zynq
的多处理器片上系统(MPSoC)入门综述
第一章:赛灵思(Xilinx)的
Zynq
的多处理器片上系统(MPSoC)入门综述引言
Zynq
的多处理器片上系统(MPSoC)简介Xilinx片上系统(SoCs)发展简介设计方法引言本专栏对赛灵思(Xilinx
嵌入式技术
·
2023-11-28 07:56
fpga开发
嵌入式
赛灵思-
Zynq
UltraScale+ MPSoC学习笔记汇总
Zynq
UltraScale+MPSoC学习目录:1、赛灵思-
Zynq
UltraScale+MPSoCs:产品简介2、赛灵思-
Zynq
UltraScale+MPSoC学习笔记:Petalinux2021.2
Kevin的学习站
·
2023-11-28 07:54
#
Zynq
UltraScale+
MPSoC修炼秘籍
自动驾驶嵌入式工程师修炼秘籍
学习
自动驾驶
嵌入式
Linux
驱动开发
1、 赛灵思-
Zynq
UltraScale+ MPSoCs:产品简介
目录1、赛灵思-
Zynq
UltraScale+MPSoCs:产品简介1.1、
Zynq
UltraScale+MPSoCs简介1.2、
Zynq
UltraScale+MPSoC处理系统的主要特性1.2.1、功耗优先
Kevin的学习站
·
2023-11-28 07:53
#
Zynq
UltraScale+
MPSoC修炼秘籍
FPGA
赛灵思
Linux开发
Zynq
Zynq
和FPGA区别——快速认识
Zynq
开发
Zynq
和FPGA区别——快速认识
Zynq
开发
ZYNQ
包含了2个部分,双核的ARM和FPGA。根据Xilinx提供的手册,用ARM实现的模块被称为PS,而用FPGA实现的模块被称为PL。
你的信号里没有噪声
·
2023-11-28 07:52
fpga开发
Zynq
UltraScale+ MPSoC IPI 通信
目录前言一、原理二、c(app)工程创建前言MPsoc最大的特点是集成了4个A53和2个R5,只有异构通信才能发挥他的最大威力。本文参照其他文档,实现了裸跑的A53和R5IPI通信。提示:以下是本篇文章正文内容,下面案例可供参考一、原理1.UltraScale+MPSoC的ipi通道一共有11条,其中PMU_0~PMU3这4条固定分配给PMU,其余7条可以任意配置给APR(四个A53共用一个通道)
Bohai0525
·
2023-11-28 07:49
fpga开发
驱动开发
Xilinx
Zynq
Mp VCU编解码
Zynq
MPVCU是Xilinx
Zynq
UltraScale+MPSoC系列中的一个视频编解码单元,它提供了硬件加速的视频编解码功能,可以帮助开发人员更高效地实现视频应用。
JabinQu
·
2023-11-28 07:48
嵌入式
c语言
c++
fpga开发
图像处理
Xilinx
ZYNQ
UltraScale+系列产品介绍
关注、星标公众号,精彩内容每日送达来源:网络素材
Zynq
UltraScale+MPSoC是Xilinx推出的第二代多处理SoC系统,它在第一代
Zynq
-7000的基础上进行了全面升级。
Hack电子
·
2023-11-28 07:18
5G
【VCU架构】
Zynq
UltraScale+ MPSoC的VCU架构
Zynq
UltraScale+MPSoC
Zynq
UltraScale+MPSoC的VCU架构文章目录
Zynq
UltraScale+MPSoC目标一、
Zynq
UltraScale+mpsoc:体系结构二、
你的信号里没有噪声
·
2023-11-28 07:47
Xilinx
FPGA
架构
fpga开发
视频编解码
ZYNQ
进阶之路5--PS端hello xilinx
zynq
设计
在
ZYNQ
进阶之路1-4中我们大致了解了
ZYNQ
PL端的开发流程以及使用verilog硬件描述语言写了几个硬件模块,希望大家在之前的章节中能有所收获,如果其中有技术上的问题属于博主技术知识有限希望读者多多谅解
鹏哥DIY
·
2023-11-28 07:05
ZYNQ
_project:HDMI
实验目标:黑框的跳动。HDMI是新一代的多媒体接口标准,英文全称是High-DefinitionMultimediaInterface,即高清多媒体接口。它能够同时传输视频和音频,简化了设备的接口和连线;同时提供了更高的数据传输带宽,可以传输无压缩的数字音频及高分辨率视频信号。HDMI1.0版本于2002年发布,最高数据传输速度为5Gbps;HDMI2.0版本于2013年推出的,2.0理论传输速度
warrior_L_2023
·
2023-11-27 19:58
正点原子领航者7020
fpga开发
ZYNQ
嵌入式开发基础教程
文章目录1.
ZYNQ
嵌入式系统1.1开发流程1.2
ZYNQ
嵌入式最小系统2.硬件设计2.1创建Vivado工程2.2使用IPIntegrator创建ProcessorSystem2.3生成顶层HDL2.4
XYJ_Tiger
·
2023-11-26 18:13
fpga开发
硬件工程
单片机
嵌入式硬件
【国产虚拟仪器】基于
Zynq
的雷达10Gbps高速PCIE数据采集卡方案(二)硬件设计
3.1引言采集卡的硬件设计是实现采集功能的基础,良好的硬件设计可以使采集功能更容易实现,方便软件开发。本章基于第二章的硬件设计方案来详细介绍采集卡硬件设计。包括载卡和子卡的芯片的选型、配置和具体电路的设计。载卡和子卡的硬件设计总体框图如图3.1所示3.2载卡硬件设计3.2.1主控芯片选型及配置电路(1)主控芯片选型及分析根据第二章采集卡硬件设计分析结果,控制芯片需满足以下条件:芯片包含高速GTX
深圳信迈科技DSP+ARM+FPGA
·
2023-11-26 13:24
国产NI虚拟仪器
ZYNQ
fpga开发
国产虚拟仪器
PL端与PS端的数据交互
zynq
7000SOC的HP口是High-PerformancePorts的缩写,如下图所示,一共有4个HP接口,HP接口是AXISlave设备,我们可以通过这4个HP接口实现高带宽的数据交互。
是个小轮胎
·
2023-11-26 12:42
FPGA
例程学习
fpga开发
Xilinx
Zynq
-7000系列FPGA实现视频拼接显示,提供两套工程源码和技术支持
目录1、前言免责声明2、相关方案推荐FPGA图像处理方案FPGA视频拼接叠加融合方案推荐3、设计思路详解VideoMixer介绍4、工程代码1:2路视频拼接HDMI输出PL端FPGA逻辑设计PS端SDK软件设计5、工程代码2:4路视频拼接HDMI输出PL端FPGA逻辑设计PS端SDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项7、上板调试验证并演示准备工作输
9527华安
·
2023-11-25 23:41
菜鸟FPGA
HLS专题
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
fpga开发
音视频
Xilinx
Zynq
视频拼接
正点原子 战舰原理图pcb_【正点原子FPGA连载】第二章实验平台简介--领航者
ZYNQ
之linux开发指南...
1)实验平台:正点原子领航者
ZYNQ
开发板2)平台购买地址:https://item.taobao.com/item.htm?
weixin_39992788
·
2023-11-23 17:48
正点原子
战舰原理图pcb
Zynq
-7000系列FPGA使用 Video Processing Subsystem 实现图像缩放,提供工程源码和技术支持
介绍4、工程代码详解PL端FPGA逻辑设计PS端SDK软件设计5、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项6、上板调试验证并演示准备工作输出静态演示7、福利:工程源码获取
Zynq
9527华安
·
2023-11-23 17:46
FPGA图像缩放
菜鸟FPGA
HLS专题
菜鸟FPGA图像处理专题
fpga开发
Zynq
图像缩放
Xilinx
Zynq
-7000系列FPGA任意尺寸图像缩放,提供两套工程源码和技术支持
目录1、前言免责声明2、相关方案推荐FPGA图像处理方案FPGA图像缩放方案3、设计思路详解HLS图像缩放介绍4、工程代码1:图像缩放HDMI输出PL端FPGA逻辑设计PS端SDK软件设计5、工程代码2:图像缩放LCD输出PL端FPGA逻辑设计PS端SDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项7、上板调试验证并演示准备工作工程1输出静态演示工程2输出静
9527华安
·
2023-11-23 17:08
FPGA图像缩放
菜鸟FPGA图像处理专题
菜鸟FPGA
HLS专题
fpga开发
Zynq
Xilinx
FPGA
HLS
图像缩放
ZYNQ
EMIO UART串口实验
在市面上能见到的
zynq
教程中,看的到的uart实验,都是使用的MIO,这是最简单的,但是有一个问题,那就是MIO是只连接到PS的,对PL端口是透明的,这就产生了一个问题:当我想使用任意分配在引脚的UART
smh2208
·
2023-11-22 18:09
zynq
+LWIP 裸机双网口实现(MIO+EMIO)+程序下载
一、简介:为实现
Zynq
裸机双网口通信功能,其中ENET0连接PS端网口,ENET1通过EMIO扩展连接PL端网口二、环境介绍芯片型号:
ZYNQ
:XC7Z010clg400开发软件:Vivado2022
自由蝶鸟
·
2023-11-22 17:24
zynq
fpga开发
哈工大毕设记录-使用
ZYNQ
MPSoC开发板实现的Linux环境千兆以太网C语言UDP协议批量文件存取(上)
写在前面:本文仅为一位哈工大本科学生的毕设过程记录(吐槽),可参考性有限,供后来的广大学弟学妹们参考一下吧,我趟过的坑别再跳了。字体区别:黑色加粗为文章结构脉络表述,红色为必须明确的重点,绿色为次重点,蓝色为吐槽。主要描述内容包括以下六条,分上下篇,123上篇,456下篇(下篇:“咕咕咕”):如何使用AD迅速开展能够应对本科毕设等级的PCB绘画工作(不涉及制板);如何利用Petalinux开发套件
快乐的小须鲸
·
2023-11-22 13:10
linux
ubuntu
嵌入式硬件
udp
ZYNQ
_project:lcd_pic_400x400
在lcd液晶屏上显示400x400像素的图片,像素信息通过电脑的串口调试助手,发送给fpga,存储在例化的双端口ram中,在要显示图像区域,读取ram中的像素信息。模块框图:时序图:代码:moduleclk_div(inputwiresys_clk,inputwiresys_rst_n,inputwire[15:0]lcd_id,outputregclk_lcd,outputwireclk_rx,
warrior_L_2023
·
2023-11-22 05:58
正点原子领航者7020
fpga开发
万字长文解析DDS+FIR滤波器FPGA实战(基于VMWare+Ubuntu22+Vivado+
Zynq
7000@AX7020)
VivadoforLinux环境配置(基于VMWare+Ubuntu22)与DDS+FIR滤波器实战目录Ubuntu22部署与虚拟机必要配置Linux版本比较VMWare共享文件夹配置(※)VMWare网卡配置(可选)VivadoforLinux安装实验概述实验原理直接数字频率合成(DirectDigitalSynthesis,DDS)有限长单位冲激响应(FiniteImpulseResponse
苍月承影
·
2023-11-22 00:27
Zynq7000
fpga开发
信号处理
上一页
1
2
3
4
5
6
7
8
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他