E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
zynq
ZYNQ
学习笔记:基本介绍
可编程的SoC叫做SoPC,FPGA就是这样的可编程配置的片上系统,
ZYNQ
则是在FPGA的基础上又加入了嵌入式系统部分。即
ZYNQ
=F
zkj12340
·
2023-11-20 16:49
学习
笔记
ZYNQ
_project:LCD
模块框图:时序图:代码:/*//24'h00000043249Mhz480*272//24'h800000708433Mhz800*480//24'h008080701650Mhz1024*600//24'h000080438433Mhz800*480//24'h800080101870Mhz1280*800*/modulerd_id(inputwiresys_clk,inputwiresys_r
warrior_L_2023
·
2023-11-20 14:41
正点原子领航者7020
fpga开发
基于
Zynq
FPGA对雷龙SD NAND的测试
文章目录一、SDNAND特征1.1SD卡简介1.2SD卡Block图二、SD卡样片三、
Zynq
测试平台搭建3.1测试流程3.2SOC搭建四、软件搭建五、测试结果六、总结一、SDNAND特征1.1SD卡简介
PPRAM
·
2023-11-19 18:01
基于Vivado的硬件设计
fpga开发
嵌入式硬件
硬件工程
硬件架构
ZYNQ
7020 FPGA如何从Flash启动的详细步骤
ZYNQ
FPGA程序固化FLASH一、创建BOOT.bin工具vivado2017.41创建工程。包括创建工程,编写程序,添加约束。2创建一个BD文件。
硬是要得
·
2023-11-19 13:36
Vivado
嵌入式
ZYNQ
_project:uart(odd,even)
概念:UART(UniversalAsynchronousReceiver-Transmitter):即通用异步收发器,是一种通用串行数据总线,用于异步通信。一般UART接口常指串口。UART在发送数据时将并行数据转换成串行数据来传输,在接收数据时将接收到的串行数据转换成并行数据。单工通信:数据只能沿一个方向传输。半双工通信:数据可以沿两个方向传输,但需要分时进行。全双工通信:数据可以同时进行双向
warrior_L_2023
·
2023-11-19 07:32
正点原子领航者7020
fpga开发
[
ZYNQ
]开发之基于 AN108 模块的ADC 采集以太网传输
二、任务分析本实验的硬件设计部分及vitis均参照了ALINXFPGA
ZYNQ
Ultrascale+MPSOC教程中实验基于AN9280模块的ADC采集以太网传输,其B站视频链接如下【62】ALINX
Zynq
MPSoCXILINXFPGA
Laid-back guy
·
2023-11-19 06:24
ZYNQ开发之从入门到入土
fpga开发
arm开发
zynq
使用lwip远程更新flash
1.目的
zynq
通过使用以太网实现远程更新flash,同时实现不断电重启,方便用户升级2.硬件环境vivado2018.2使用
zynq
7开发板zedboard,只需要搭建最小系统包括以太网、uart、flash
weixin_43189165
·
2023-11-19 06:23
zynq
ZYNQ
学习之路(一):LWIP数据传输与数据处理(一)(PS处理)
关于以太网的相关信息这里不做详细介绍,我只介绍如何通过
ZYNQ
实现数据的环路测试。实验目的是通过在SDK修改代码,实现将数据+1后返回的操作。具体
梅菜扣肉鱼丸粗面
·
2023-11-19 06:22
ZYNQ学习之路
FPGA
fpga
Zynq
-LWIP上行传输大批量数据方法说明
此篇是我在学习中做的归纳与总结,其中如果存在版权或知识错误或问题请直接联系我,欢迎留言。PS:本着知识共享的原则,此篇博客可以转载,但请标明出处!目录1.项目简介:1.1完成功能:1.1使用工具:2.LWIP141+DMA上行传输数据2.1LWIP1412.2PS端代码开发2.3PC端网络配置3.高速数字系统时钟设计-AD95164.高速ADC--ADS62P495.测试MATLAB读取TXT数据
虚怀若水
·
2023-11-19 06:18
Zynq开发
#
FPGA
高速ADDA
fpga
c语言
verilog
数字通信
Zynq
上用Lwip接收命令,发送数据
趁着假期,把Lwip做了一个初步的了解。主要的学习资源都来自于Xilinx的官方例子,还有FPGADesigner同学的blog。年纪大了,一边带孩子一边学习,效率实在低。还有很多地方搞不明白,只有在以后的日子里慢慢补。一、设计PL端产生数据,发送到双口RAM,写完数据后给一个done信号到gpio,gpio接收信号,产生中断,PS端将RAM里的数据用网口发送到上位机。上位机通过网口下发PL端写数
头有点晕™
·
2023-11-19 06:17
zynq
Lwip
fpga开发
嵌入式硬件
网络
ZYNQ
多通道数据采集与LWIP传输系统
Zynq
数据采集系统一、系统设计系统结构如图所示。PS将网络传输进来的参数通过BRAM传递到PL;PL将AD采样数据通过DMA传输到PS,PS收到中断后通过LWIP发送到上位机。
Xionq
·
2023-11-19 06:44
ZYNQ
fpga开发
嵌入式硬件
tcp/ip
硬件工程
ISP 图像信号处理器数字IP实现
Zynq
MP-ISPDemo基于KV260(ARM+FPGA)平台,设计实现了CIS(AR1335接在IAS1口)配置,MIPI接收,ISP处理,DP显示。3MP-RAW10@30FPS。
Ryan_bian
·
2023-11-18 20:45
Camera
fpga开发
isp
图像处理
ZYNQ
-RAM
RAM是FPGA中常用的基础模块,可广泛应用于缓存数据。本实验主要介绍RAM的读写操作。Xilinx在VIVADO已经提供RAM的IP核,通过IP核例化一个RAM,根据RAM的的读写时序来写入和读取RAM中存储的数据。通过在线逻辑分析仪Ila,观察RAM的读写时序和RAM中读取的数据。1、创建Vivado工程新建ram_tst工程,然后再工程添加RAMIP,具体步骤如下:1)点击IPcatalog
冬日暖杨杨
·
2023-11-17 04:07
fpga开发
ZYNQ
之FPGA 片内RAM读写测试实验
文章目录前言一、添加RAMIP核二、编写测试程序三、添加ILA四、分配管脚五、Simulator仿真六、硬件调试总结前言本实验的主要内容是介绍如何使用FPGA内部的RAM以及程序对该RAM数据的读写操作。Vivado软件中提供了RAM的IP核,我们只需通过IP核例化一个RAM,根据RAM的读写时序来写入和读取RAM中存储的数据。一、添加RAMIP核首先创建一个名为ram_test的工程,具体的步骤
西岸贤
·
2023-11-17 03:36
zynq
zynq
【
ZYNQ
】从入门到秃头07 FPGA 片内 RAM && ROM 读写测试实验
文章目录FPGA片内RAM读写测试实验实验原理创建Vivado工程RAM的端口定义和时序测试程序编写VerilogIO约束Testbeachsimulation仿真板上验证添加ILAIP核生成bitstreamFPGA片内ROM读写测试实验创建ROM初始化文件添加ROMIP核ROM测试程序编写绑定引脚testbeach仿真FPGA片内RAM读写测试实验实验原理Xilinx在VIVADO里为我们已经
“逛丢一只鞋”
·
2023-11-17 03:05
ZYNQ
fpga开发
ZYNQ
通过GP总线读取PL端RAM存储的数据
一,RAM介绍1,BRAM(BlockMemory)是
zynq
PL端的存储RAM单元,可以配置为双口RAM,用于实现
Zynq
中PS端到PL端的数据交互和共享,也就是将数据写入共同可访问的数据空间,PS和
寒听雪落
·
2023-11-17 03:35
ZYNQ
IP核之RAM
Xilinx7系列器件内部的BRAM全部是真双端口RAM(TrueDual-Portram,TDP),这两个端口都可以独立地对
ZYNQ
PL部分的BRAM进行读/写。也可
m0_46521579
·
2023-11-17 03:34
ZYNQ
fpga开发
ZYNQ
&FPGA RAM IP核实验
RAMIP核介绍RAM的英文全称是RandomAccessMemory,即随机存取存储器,它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址中读出数据,其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。
Nadukab
·
2023-11-17 03:34
fpga
嵌入式硬件
verilog
Xilinx
ZYNQ
学习笔记(2)——PS端读写单口BRAM
ZYNQ
的每一个BRAM大小为36KB,7020的BRAM有140个(4.9M),7030有265个(9.3M),7045有545个(19.2M)。
TerayTech
·
2023-11-17 03:34
FPGA
fpga
fpga/cpld
【FPGA】
zynq
单端口RAM 双端口RAM 读写冲突 写写冲突
RAMRAM读写分类RAM原理及实现RAM三种读写模式不变模式写优先读优先单端口RAM伪双端口RAM真双端口RAM读写冲突和写写冲突读写冲突写写冲突总结:RAMRAM的英文全称是RandomAccessMemory,即随机存取存储器,简称随机存储器,它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址的存储单元中读出数据,其读写速度是由时钟频率决定的。具体的分类讲解可以看SDRAM
Z小旋
·
2023-11-17 03:29
【FPGA】
fpga开发
RAM
读写冲突
双端口RAM
写写冲突
AXI协议详解(四)
本周我们将在
ZYNQ
中测试一下之前的从机是否真的能满足功能,回复AXI4可以获取最新的rtl设计以及
zynq
下的测试环境,有条件的朋友可以实际看下效果~先说最重要的部分,本次测试发现之前的从机的几处错误
TechDiary
·
2023-11-16 21:00
通信协议
fpga
芯片
verilog
debug
Xilinx
Zynq
UltraScale系列高端FPGA解码MIPI视频,基于MIPI CSI-2 RX Subsystem架构实现,提供5套工程源码和技术支持
目录1、前言免责声明2、我这里已有的MIPI编解码方案3、本MIPICSI2模块性能及其优缺点4、详细设计方案设计原理框图OV5640及其配置权电阻硬件方案MIPICSI-2RXSubsystemSensorDemosaic图像格式转换GammerLUT伽马校正AXI4-StreamSubsetConverterVDMA图像缓存DP输出5、vivado工程1:Xczu4ev版本FPGA逻辑设计Vi
9527华安
·
2023-11-16 16:23
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
fpga开发
Zynq
UltraScale
Xilinx
MIPI
CSI-2
RX
ucos iii在
zynq
上的移植
介绍软件要求硬件要求硬件设计步骤1.调用VivadoIDE和创建项目步骤2.创建一个IP集成器设计第3步:添加和设置
ZYNQ
处理器系统的IP块步骤4.自定义
ZYNQ
块我们的设计第5步:添加软外设第6步:
kobesdu
·
2023-11-16 01:24
zynq
ZYNQ学习之路
嵌入式系统
软件设计
ZYNQ
_project:ram_dual_port
伪双端口ram:写端口:clk_w,en_A,we_A,addr_A,din_A;读端口:clk_r,en_B,addr_B;dout_B.设计读写模块,写入256个数据,再读出256个数据。输入时钟100Mhz,输出时钟50Mhz。多bit数据,高速时钟域到低速时钟域处理。模块框图:代码:moduleram_real_wr(inputwireclk_w,inputwireclk_r,inputw
warrior_L_2023
·
2023-11-15 11:05
正点原子领航者7020
fpga开发
Xilinx
Zynq
7000系列中端FPGA解码MIPI视频,基于MIPI CSI-2 RX Subsystem架构实现,提供5套工程源码和技术支持
MIPICSI-2RXSubsystemSensorDemosaic图像格式转换GammerLUT伽马校正VDMA图像缓存AXI4-StreamtoVideoOutHDMI输出5、vivado工程1:
Zynq
7020
9527华安
·
2023-11-15 10:22
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
fpga开发
架构
Zynq
Xilinx
MIPI
CSI-2
RX
ultrascale+mpsoc系列的
ZYNQ
中DDR4参数设置说明
ultrascale+mpsoc系列的
ZYNQ
中DDR4参数设置说明标题1概述标题2讲述平台标题3
ZYNQ
的DDR设置界面参数标题4DDR参数界面说明如下标题1概述本文用于讲诉ultrascale+mpsoc
风中月隐
·
2023-11-15 09:29
ZYNQ
fpga开发
DDR4设置
zynq
petalinux使用串口传输文件到板子
我
ZYNQ
板子无网口,无USB,无SD卡,无EMMC,只有串口和flash,为了调试处理:一,先新建一个app,一起编译到根文件系统到时候一起烧写到flash里面二,下载链接:lrzsz.
寒听雪落
·
2023-11-15 07:03
移植_网络_单片机_控制
linux
运维
服务器
ZYNQ
调试w25q128bv做flash启动系统
其中烧写和配置的时候,image.ub.bin偏移地址都是0x520000烧写,然后启动U-Boot2018.01-00083-gd8fc4b3b70(Nov132023-03:29:36+0000)Xilinx
Zynq
ZC702Board
寒听雪落
·
2023-11-15 07:33
待定专栏
arm开发
非petallinux操作的xilinx
zynq
mp openamp核间通信框架搭建核测试(APU :linux2021 + rpu1(裸机))
不使用petallinux构建apu核rpu之间的核间通信一:首先需要在RPU中创建openamp裸机程序:居于openamp框架实现rpmag通信打开vitis平台将xsa导入并创建平台工程,然后再平台工程中找到platform.spr文件并打开,可以看到平台添加的cpu核支持包:首先需要在平台下面对应的芯片中,打开boardsupport支持包(modifyBSPsetting),选中里面的l
kissskill
·
2023-11-15 06:00
linux
zynqmp
amp核间通信
fpga开发
zynq
linux
zynqmp
rpmsg
zynqmp
amp
核间通信
ZYNQ
实验--Petalinux--Linux C 编程入门
LinuxC编程入门 在Windows下我们可以使用各种各样的IDE进行编程,比如强大的VisualStudio。Ubuntu下也有一些可以进行编程的工具,但是大多都只是编辑器,也就是只能进行代码编辑,如果要编译的话就需要用到GCC编译器,使用GCC编译器肯定就要接触到Makefile。本文就讲解如何在Ubuntu下进行C语言的编辑和编译、GCC和Makefile的使用和编写。实验环境:Ubun
伊丽莎白鹅
·
2023-11-14 08:56
ZYNQ学习笔记
linux
c语言
运维
petalinux添加AD9361驱动
文章目录一、准备工具二、步骤需要petalinux2016.2包含AD9361驱动的Linux内核(xcomm_
zynq
_4_4)一、准备工具ADI提供的AD9361Linux驱动:https://wiki.analog.com
行走的X君
·
2023-11-13 22:47
FPGA
软件无线电
linux驱动
AD9361
linux下c网络编程实现串口与网口的信息透传_基于AD9361的简易频谱分析仪设计与实现...
本文设计了基于
ZYNQ
系列SoC(Systemonchip)和AD9361实现的简易频谱分析仪,频谱数据可以通过串口发送给上位机,并在上位机中通过MATLAB进行数据处理和分析。
weixin_39612057
·
2023-11-13 22:16
matlab数字信号频谱图
stm32制作usb分析仪
AD9361+zedboard(
ZYNQ
7020)的SDK工程(上)
1.准备工具vivado2018.3HDL源码:https://wiki.analog.com/resources/fpga/docs/releasesno_os:https://github.com/analogdevicesinc/no-OS注意:HDL源码下载的版本要与vivado一致,我这里是2018.3HDL版本选择2.构建vivado工程2.1编译源文件解压下载的HDL文件的压缩包进入
qq_35398084
·
2023-11-13 22:14
fpga开发
嵌入式硬件
zynq
双核AMP实验之cpu1唤醒代码
一·多核CPU的运行模式 从软件的角度看,多核处理器的运行模式有AMP(非对称多处理)、SMP(对称多处理)和BMP(受约束多处理)三种运行模式。 AMP运行模式指多个内核相对独立的运行不同的任务,每个内核相互隔离,可以运行不同的操作系统(OS)或裸机应用程序。 SMP运行模式指多个处理器运行一个操作系统,这个操作系统同等的管理多个内核,如PC电脑。 BMP运行模式与SMP
卡ka罗特
·
2023-11-13 14:16
Xilinx
FPGA教程
zynq
ZYNQ
PS端的Cache问题
Zynq
Cache问题的解决方法-Kevin_HeYongyuan-博客园(cnblogs.com)
zynq
双核AMP实验之cpu1唤醒代码_xil_settlbattributes-CSDN博客内存与
NoNoUnknow
·
2023-11-13 14:07
随想随记
读书笔记
ZYNQ裸机开发
fpga开发
Xilinx DDR3 MIG系列——Xiinx DDR3官方手册ds176_7series_MIS
针对Xilinx
Zynq
-7000AllProgrammableSoCand7seriesFPGAs,提供了两份官方手册,
小灰灰的FPGA
·
2023-11-13 09:05
Xilinx
DDR3
MIG系列
fpga开发
【
ZYNQ
】从入门到秃头06 Vivado下的IP核MMC/PLL实验
文章目录实验原理创建Vivado工程仿真板上验证生成其他PLL信号很多初学者看到板上只有一个50Mhz时钟输入的时候都产生疑惑,时钟怎么才50Mhz?如果要工作在100Mhz、150Mhz怎么办?其实在很多FPGA芯片内部都集成了PLL,其他厂商可能不叫PLL,但是也有类似的功能模块,通过PLL可以倍频分频,产生其他很多时钟。本实验通过调用PLLIPcore来学习PLL的使用、vivado的IPc
“逛丢一只鞋”
·
2023-11-12 19:57
ZYNQ
tcp/ip
fpga开发
网络协议
ZYNQ
_project:IP_ram_pll_test
例化MMCMip核,产生100Mhz,100Mhz并相位偏移180,50Mhz,25Mhz的时钟信号。例化单口ram,并编写读写控制器,实现32个数据的写入与读出。模块框图:代码:moduleip_top(inputwiresys_clk,inputwiresys_rst_n,outputwire[7:0]douta,outputwireclk_100Mhz,outputwireclk_100Mh
warrior_L_2023
·
2023-11-12 19:22
正点原子领航者7020
tcp/ip
fpga开发
网络协议
[
ZYNQ
]开发之DMA的理解及应用
的环通测试实验进一步了解DMA的应用三、通过上板验证BD链表的创建四、关于中断的一些内容补充上一篇文章的链接如下:基于AN108模块的ADC采集以太网传输_Laid-backguy的博客-CSDN博客一、DMA介绍通过学习
ZYNQ
Laid-back guy
·
2023-11-12 11:43
ZYNQ开发之从入门到入土
嵌入式硬件
fpga开发
udp
fpga python_PYNQ:使用Python进行FPGA开发
前言PYNQ就是python+
ZYNQ
的意思,简单来说就是使用python在Xilinx的
ZYNQ
平台上进行开发。
weixin_39657575
·
2023-11-11 18:37
fpga
python
ZYNQ
linux环境下PS I2C配置OV5640
平台:ubuntu虚拟机
ZYNQ
70351.vivado编辑BD文件,设置两个IIC接口2.设备树搭建,应用petalinux调用hdf直接生成在Ubuntu虚拟机内搭建工程source/opt/pkg
Nler
·
2023-11-10 22:22
zynq
liunx
linux
运维
服务器
米尔基于
Zynq
-7010/20开发平台工业网关设计应用
随着工业物联网的飞速的发展,5G时代的到来,工业控制系统在生产领域应用越来越广泛,工业物联网为未来工业控制系统灵活性和可扩展性的需求提供了支持。工业物联网使我们的生产数据可以进行规模化集中存储,并利用高速采集、云计算等技术对这些大数据进行分析、挖掘,进而优化生产效率。工业网关是跨系统互联的桥梁,对接口的类型和数量要求多样化,对设备的可靠性、处理性能、信息安全等要求高,而一般的MCU芯片解决方案已经
Jason_zhao_MR
·
2023-11-10 21:37
zynq
嵌入式硬件
芯片
物联网
ZYNQ
_project:key_breath
[Synth8-327]inferringlatchforvariable'led_breath_reg'["C:/Users/warrior/Desktop/
ZYNQ
/pl/key_breath/rtl
warrior_L_2023
·
2023-11-10 13:57
正点原子领航者7020
fpga开发
AD9371+
ZYNQ
结构中JESD204B IP核的AXI_STREAM接口数据结构
以fpga端的rx为例:
ZYNQ
jesd204b中rx的axi_stream接口的位宽n与配置的LANE数量L有关,n=32L,如下图所示(L为2):去解析rx_tdate的数据时需要参考AD9371的
哈塞给,套离开套
·
2023-11-09 20:58
ZYNQ
fpga开发
FPGA配置采集AR0135工业相机,提供2套工程源码和技术支持
前言免责声明2、AR0135工业相机简介3、我这里已有的FPGA图像处理解决方案4、设计思路框架AR0135配置和采集图像缓存视频输出5、vivado工程1–>Kintex7开发板工程6、vivado工程1–>
Zynq
7100
9527华安
·
2023-11-09 09:25
菜鸟FPGA图像处理专题
fpga开发
AR0135
Ubuntu 20.04 安装STM32开发环境 (Ubuntu+STM32CubeMX + Vscode+Makefile+Openocd)
小记:最近在学习I.MX6U和
Zynq
比较多,又都是在linux系统下,然后又不想丢下STM32单片机,所以就想到了可不可以在Ubuntu操作系统中编写STM32的代码,来替代Win操作系统中MDK编译器的功能呢
NoahPan333
·
2023-11-09 07:01
#
STM32
DEBUG
vscode
stm32
ubuntu
ZYNQ
petalinux设置固定IP地址
背景:
zynq
petalinux在开机自启动以后ifconfig设置ip,然后运行应用程序;如果设备没有串口且程序在启动过程中用Wireshark抓取不到信息,这时,就要使用固定IP地址进行测试了。
Alex-L
·
2023-11-08 22:21
Ubuntu
ZYNQ
_project:key_led
条件里是十进制可以不加进制说明,编译器默认是10进制,其他进制要说明。实验目标:模块框图:时序图:代码:`include"para.v"modulekey_filter(inputwiresys_clk,inputwiresys_rst_n,inputwire[`key_length-1:0]key_in,outputreg[`key_length-1:0]key_flag);reg[`key_l
warrior_L_2023
·
2023-11-08 20:38
fpga开发
ZYNQ
_project:key_beep
通过按键控制蜂鸣器工作。模块框图:时序图:代码:/*1位按键消抖*/modulekey_filter(inputwiresys_clk,inputwiresys_rst_n,inputwirekey_in,outputregkey_flag);//参数定义parameterMAX_CNT_10MS=500_000;localparamIDLE=4'b0001,FILTER_UP=4'b0010,S
warrior_L_2023
·
2023-11-08 20:36
正点原子领航者7020
fpga开发
Zynq
-linux PL与PS通过DMA数据交互
一、目标在米尔科技的z-turn板上,采用AXIDMA实现
zynq
的PS与PL数据交互。
天使之猜
·
2023-11-08 11:15
zynq
DMA
PL-PS数据交互
ZYNQ
linux驱动
上一页
1
2
3
4
5
6
7
8
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他