- 【HDLBits习题详解 2】Circuit - Sequential Logic(5)Finite State Machines 【更新中...】
薄荷雪
fpga开发
1.Fsm1(SimpleFSM1-asynchronousreset)moduletop_module#(parameterA=0;parameterB=1;),(outputregout,inputclk,inputareset,inputin);regstate,next_state;//Outputlogic//assignout=(state==...);assignout=;alway
- 【verilog】[HDLbits] //Circuits://Sequential Logica://<Shift Registers>+< more circuts >
吟游诗人—咣当
fpga开发
目录目录5-bitLFSR3-bitLFSR32-bitLFSRShifitregisterShifitregisterShifitRegister5-bitLFSRAlinearfeedbackshiftregisterisashiftregisterusuallywithafewXORgatestoproducethenextstateoftheshiftregister.AGaloisLFS
- HDLBits练习答案(持续更新)
s597889906
fpga开发硬件工程verilog
HDLBits练习答案1.GettingStarted2.VerilogLanguage2.3Modules:Hierarchy2.3.5Modulesandvertors2.3.6Adder12.3.7Adder22.3.8Carry-selectadder2.3.9Adder-subrtactor2.4Procedures2.4.1Alwaysblock12.4.2Alwaysblock22.
- Verilog:HDLBits刷题-组合逻辑-基本门电路
崽崽今天要早睡
#▶HDLBitsfpga开发
前言这是我第二次刷HDLBits的题,第一次是刚接触FPGA时,为了快速入门Verilog,第一次刷题跟着B站视频刷的,但是现在发现没有很大的用处,个人感觉还是有一点Verilog基础后,再来刷HDLBits会好一点,虽然很多人说这上面的题都很简单,但是还是值得刷一遍,里面几乎涵盖了Verilog的所有常用语法,并且还可以尝试用不同方法解同一道题。代码以下是我写的每道题的代码和思路moduleto
- HDLbits练习Fsm onehot
han_shazi
fpga开发
HDLbits练习FsmonehotDerivethelogicequationsbyinspectionassumingaone-hotencoding.此处的提示可以参见Simpleone-hotstatetransitions,即只利用输入in和相应的state[]位使得状态next_state[i]为1的组合,这体现了独热码的优势,即比较的逻辑资源减少。此题仅需要写状态转移以及输出结果,代
- HDLBits练习——Dualedge
呆杏呀
fpga开发
You’refamiliarwithflip-flopsthataretriggeredonthepositiveedgeoftheclock,ornegativeedgeoftheclock.Adual-edgetriggeredflip-flopistriggeredonbothedgesoftheclock.However,FPGAsdon’thavedual-edgetriggeredfl
- HDLBits练习-12小时时钟
「已注销」
verilogfpga开发
前言最近在用HDLBits开始学习verilog,做了一百道出头的题了,遇到这个12小时时钟的题比较有意思,题目地址是https://hdlbits.01xz.net/wiki/Count_clock。看了好几个答案,没有用层次化思维写的,都是一个模块大量的分支语句和always块直接堆完,菜鸡如我看答案都费劲,于是贴一个自己写的。比较高大上地用了层次化建模的思想,这样思路梳理起来个人觉得比较方便
- 【HDLbits--FSM状态机】
中古传奇
HDLHDL
HDLbits--FSM状态机1.6FSM介绍1.6FSM示例1单输入单输出FSM2双输入单输出FSM3真指标状态4MooreFSMdemo5时序图和状态图写状态机【博客首发于微信公众号《漫谈芯片与编程》,欢迎大家关注,多谢大家】1.6FSM介绍在Verilog中,有限状态机(FiniteStateMachine,FSM)是一种用于描述系统行为的模型,通常用于控制逻辑的设计。FSM由一组状态、状态
- HDLBits练习(十一)Circuits_Sequential Logic_Latches and Flip-Flops(1)
小小的香香的
HDLBits练习fpga开发
Dff要求:描述一个D触发器,由上升沿触发。moduletop_module(inputclk,inputd,outputregq);always@(posedgeclk)q<=d;endmoduleDff8要求:描述一个8位D触发器,由上升沿触发。moduletop_module(inputclk,input[7:0]d,output[7:0]q);always@(posedgeclk)q<=d
- HDLBits练习(八)Circuits_Combinational Logic_Multiplexers
小小的香香的
HDLBits练习fpga开发
Mux2to1要求:描述一个2选1选择器,当选通信号sel=1,输出b,sel=0,输出a。moduletop_module(inputa,b,sel,outputout);assignout=sel?b:a;endmoduleMux2to1v要求:描述一个输入为2个100位向量的选择器,当选通信号sel=1,输出b,sel=0,输出a。moduletop_module(input[99:0]a,
- HDLBits练习(九)Circuits_Combinational Logic_Arithmetic Circuits
小小的香香的
HDLBits练习fpga开发
Hadd要求:实现一个半加器moduletop_module(inputa,b,outputcout,sum);assign{cout,sum}=a+b;endmoduleFadd要求:实现一个全加器moduletop_module(inputa,b,cin,outputcout,sum);assign{cout,sum}=a+b+cin;endmoduleAdder3要求:通过实例化3个1位全加
- HDLBits刷题记录——Conwaylife
Candy_579
verilog
导言HDLBits网站Morecircuits中的Conwaylife即Gameoflife,由数学家JohnConway创造。之所以特别关注到这个题目,是因为某位同学曾拿这个游戏作为一门芯片设计课程的PJ。当时觉得生命游戏在众多坦克大战、走迷宫等小游戏中挺有新意,其实现程度比这个题目本身要复杂很多,比如精美的GUI和复杂的场景。思路题目告诉我们,这个16×16的细胞网格是一个toroid,可以理
- [Verilog]模块实例化驱动的理解
Jason_Tye
fpga开发
笔者在复习刷题HDLBits时,对模块实例化时,接口的驱动有了更深理解.问题描述实现100位的带涟漪进位(ripple-carry)的全加器处理过程这是一个纯组合逻辑电路,除了可能在CombinationalBlocksalways@(*)中进行的赋值外,无需reg,所以默认的wire类型不予显式.首先实现单位全加器full_addermodulefadd(inputa;inputb;inputc
- HDLBits刷题Day23,3.2.5.7 Simple FSM 3 (asynchronous reset) - 3.2.5.8 Simple FSM 3 (synchronous reset)
weixin_52312830
HDLBits刷题fpga开发算法硬件工程
联系3.2.5.5和3.2.5.6来看3.2.5.7SimpleFSM3(asynchronousreset)问题描述下面是一输入一输出四状态的摩尔状态机的状态转移表。实现这个状态机。包括将FSM重置为状态A的异步重置。代码:moduletop_module(inputclk,inputin,inputareset,outputout);//reg[1:0]state,next_state;par
- HDLBits_Verilog刷题笔记Verilog Language Basics(一)
cascleright1
fpga开发硬件架构
前言这个刷题笔记是给自己复习巩固用的,包括自己在刷题的时候遇到的问题,思考,以及看了一些大佬的笔记和答案进行整理和扩充。git开源solutionshttps://github.com/viduraakalanka/HDL-Bits-Solutionsb站up脱发秘籍搬运工,呜呜这个up不管我学什么都有教程,永远也逃不开脱发的世界~https://space.bilibili.com/318808
- USTC Verilog OJ Solutions
Daniel_187
其他fpga开发VerilogHDLrisc-v
科大OJ其对应的英文版:HDLBits刷题网站01输出1moduletop_module(outputone);assignone=1;endmodule02输出0moduletop_module(outputzero);//Modulebodystartsaftersemicolonassignzero=0;endmodule03wiremoduletop_module(inputin,outp
- FPGA快速入门路径
zuoph
FPGA+人工智能电子技术fpga开发硬件工程
适合新手的FPGA入门路径总体路径规划基础学习-verilog语言verilog语言学习,推荐verilog数字系统设计一书,讲解比较详实和全面。练习推荐使用https://hdlbits.01xz.net/,将所有上面例题自己做一遍,便可做到初步掌握硬件设计语言的使用,想要精通还得自己多看多练,尤其是多练。基础学习-数字电路与系统这方面的书很多,推荐数字设计原理与实践一书,简单的过一遍,以后用到
- 「HDLBits题解」CS450
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Cs450/timer-HDLBitsmoduletop_module(inputclk,inputload,input[9:0]data,outputtc);reg[9:0]cnt;always@(posedgeclk)beginif(load)cnt<=data
- Verilog刷题[hdlbits] :Bcdadd100
卡布达吃西瓜
verilogfpga开发veriloghdlbits
题目:Bcdadd100YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.为您提供了一个名为bcd_fadd的BCD一位数加法器,它将两个BCD数字相加并带入,并生成一个和和并带入。modulebcd_fadd(input[3:0]
- Verilog刷题[hdlbits] :Adder100i
卡布达吃西瓜
verilogverilogfpga开发hdlbits
题目:Adder100iCreatea100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,als
- 「HDLBits题解」Verification: Writing Testbenches
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Tb/clock-HDLBits`timescale1ps/1psmoduletop_module();parametertime_period=10;regclk;initialclk=0;alwaysbegin#(time_period/2)clk=~clk;e
- 「HDLBits题解」Build a circuit from a simulation waveform
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Sim/circuit1-HDLBitsmoduletop_module(inputa,inputb,outputq);//assignq=a&b;//Fixmeendmodule题目链接:Sim/circuit2-HDLBitsmoduletop_module(i
- 「HDLBits题解」Building Larger Circuits
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Exams/review2015count1k-HDLBitsmoduletop_module(inputclk,inputreset,output[9:0]q);always@(posedgeclk)beginif(reset)q=0)if(cnt<999)cnt
- 「HDLBits题解」Finite State Machines
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Fsm1-HDLBitsmoduletop_module(inputclk,inputareset,//AsynchronousresettostateBinputin,outputout);//parameterA=0,B=1;regstate,next_stat
- 【Verilog】HDLBits刷题 03 Verilog语言(2)(未完)
圆喵喵Won
fpga开发
二、模块(module)1.实例化Thefigurebelowshowsaverysimplecircuitwithasub-module.Inthisexercise,createoneinstanceofmodulemod_a,thenconnectthemodule'sthreepins(in1,in2,andout)toyourtop-levelmodule'sthreeports(wir
- 「HDLBits题解」Cellular automata
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Rule90-HDLBitsmoduletop_module(inputclk,inputload,input[511:0]data,output[511:0]q);always@(posedgeclk)beginif(load)q<=data;elseq<={1'
- 「HDLBits题解」Shift Registers
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Shift4-HDLBitsmoduletop_module(inputclk,inputareset,//asyncactive-highresettozeroinputload,inputena,input[3:0]data,outputreg[3:0]q);a
- 「HDLBits题解」Latches and Flip-Flops
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Dff-HDLBitsmoduletop_module(inputclk,//Clocksareusedinsequentialcircuitsinputd,outputregq);////Useaclockedalwaysblock//copydtoqatever
- 「HDLBits题解」Counters
UESTC_KS
HDLBits题解fpga开发Verilog
本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接:Count15-HDLBitsmoduletop_module(inputclk,inputreset,//Synchronousactive-highresetoutput[3:0]q);always@(posedgeclk)beginif(reset)q<=0;
- verilog语法进阶
FPGA中国创新中心
FPGA学习fpga开发verilogfpga硬件工程
文章目录前言一、always块(alwaysblock)二、if语句三、case语句四、casez语句五、三目运算(ternaryconditionaloperator)六、递减运算符(reduction)七、for循环语句八、实例化多个模块(generate)总结前言 本文是针对verilog基础语法做进一步的学,通过网站HDLbits中的代码和例子来展开本文要讨论的内容。HDLbits是一个
- 分享100个最新免费的高匿HTTP代理IP
mcj8089
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- mysql高级特性之数据分区
annan211
java数据结构mongodb分区mysql
mysql高级特性
1 以存储引擎的角度分析,分区表和物理表没有区别。是按照一定的规则将数据分别存储的逻辑设计。器底层是由多个物理字表组成。
2 分区的原理
分区表由多个相关的底层表实现,这些底层表也是由句柄对象表示,所以我们可以直接访问各个分区。存储引擎管理分区的各个底层
表和管理普通表一样(所有底层表都必须使用相同的存储引擎),分区表的索引只是
- JS采用正则表达式简单获取URL地址栏参数
chiangfai
js地址栏参数获取
GetUrlParam:function GetUrlParam(param){
var reg = new RegExp("(^|&)"+ param +"=([^&]*)(&|$)");
var r = window.location.search.substr(1).match(reg);
if(r!=null
- 怎样将数据表拷贝到powerdesigner (本地数据库表)
Array_06
powerDesigner
==================================================
1、打开PowerDesigner12,在菜单中按照如下方式进行操作
file->Reverse Engineer->DataBase
点击后,弹出 New Physical Data Model 的对话框
2、在General选项卡中
Model name:模板名字,自
- logbackのhelloworld
飞翔的马甲
日志logback
一、概述
1.日志是啥?
当我是个逗比的时候我是这么理解的:log.debug()代替了system.out.print();
当我项目工作时,以为是一堆得.log文件。
这两天项目发布新版本,比较轻松,决定好好地研究下日志以及logback。
传送门1:日志的作用与方法:
http://www.infoq.com/cn/articles/why-and-how-log
上面的作
- 新浪微博爬虫模拟登陆
随意而生
新浪微博
转载自:http://hi.baidu.com/erliang20088/item/251db4b040b8ce58ba0e1235
近来由于毕设需要,重新修改了新浪微博爬虫废了不少劲,希望下边的总结能够帮助后来的同学们。
现行版的模拟登陆与以前相比,最大的改动在于cookie获取时候的模拟url的请求
- synchronized
香水浓
javathread
Java语言的关键字,可用来给对象和方法或者代码块加锁,当它锁定一个方法或者一个代码块的时候,同一时刻最多只有一个线程执行这段代码。当两个并发线程访问同一个对象object中的这个加锁同步代码块时,一个时间内只能有一个线程得到执行。另一个线程必须等待当前线程执行完这个代码块以后才能执行该代码块。然而,当一个线程访问object的一个加锁代码块时,另一个线程仍然
- maven 简单实用教程
AdyZhang
maven
1. Maven介绍 1.1. 简介 java编写的用于构建系统的自动化工具。目前版本是2.0.9,注意maven2和maven1有很大区别,阅读第三方文档时需要区分版本。 1.2. Maven资源 见官方网站;The 5 minute test,官方简易入门文档;Getting Started Tutorial,官方入门文档;Build Coo
- Android 通过 intent传值获得null
aijuans
android
我在通过intent 获得传递兑现过的时候报错,空指针,我是getMap方法进行传值,代码如下 1 2 3 4 5 6 7 8 9
public
void
getMap(View view){
Intent i =
- apache 做代理 报如下错误:The proxy server received an invalid response from an upstream
baalwolf
response
网站配置是apache+tomcat,tomcat没有报错,apache报错是:
The proxy server received an invalid response from an upstream server. The proxy server could not handle the request GET /. Reason: Error reading fr
- Tomcat6 内存和线程配置
BigBird2012
tomcat6
1、修改启动时内存参数、并指定JVM时区 (在windows server 2008 下时间少了8个小时)
在Tomcat上运行j2ee项目代码时,经常会出现内存溢出的情况,解决办法是在系统参数中增加系统参数:
window下, 在catalina.bat最前面
set JAVA_OPTS=-XX:PermSize=64M -XX:MaxPermSize=128m -Xms5
- Karam与TDD
bijian1013
KaramTDD
一.TDD
测试驱动开发(Test-Driven Development,TDD)是一种敏捷(AGILE)开发方法论,它把开发流程倒转了过来,在进行代码实现之前,首先保证编写测试用例,从而用测试来驱动开发(而不是把测试作为一项验证工具来使用)。
TDD的原则很简单:
a.只有当某个
- [Zookeeper学习笔记之七]Zookeeper源代码分析之Zookeeper.States
bit1129
zookeeper
public enum States {
CONNECTING, //Zookeeper服务器不可用,客户端处于尝试链接状态
ASSOCIATING, //???
CONNECTED, //链接建立,可以与Zookeeper服务器正常通信
CONNECTEDREADONLY, //处于只读状态的链接状态,只读模式可以在
- 【Scala十四】Scala核心八:闭包
bit1129
scala
Free variable A free variable of an expression is a variable that’s used inside the expression but not defined inside the expression. For instance, in the function literal expression (x: Int) => (x
- android发送json并解析返回json
ronin47
android
package com.http.test;
import org.apache.http.HttpResponse;
import org.apache.http.HttpStatus;
import org.apache.http.client.HttpClient;
import org.apache.http.client.methods.HttpGet;
import
- 一份IT实习生的总结
brotherlamp
PHPphp资料php教程php培训php视频
今天突然发现在不知不觉中自己已经实习了 3 个月了,现在可能不算是真正意义上的实习吧,因为现在自己才大三,在这边撸代码的同时还要考虑到学校的功课跟期末考试。让我震惊的是,我完全想不到在这 3 个月里我到底学到了什么,这是一件多么悲催的事情啊。同时我对我应该 get 到什么新技能也很迷茫。所以今晚还是总结下把,让自己在接下来的实习生活有更加明确的方向。最后感谢工作室给我们几个人这个机会让我们提前出来
- 据说是2012年10月人人网校招的一道笔试题-给出一个重物重量为X,另外提供的小砝码重量分别为1,3,9。。。3^N。 将重物放到天平左侧,问在两边如何添加砝码
bylijinnan
java
public class ScalesBalance {
/**
* 题目:
* 给出一个重物重量为X,另外提供的小砝码重量分别为1,3,9。。。3^N。 (假设N无限大,但一种重量的砝码只有一个)
* 将重物放到天平左侧,问在两边如何添加砝码使两边平衡
*
* 分析:
* 三进制
* 我们约定括号表示里面的数是三进制,例如 47=(1202
- dom4j最常用最简单的方法
chiangfai
dom4j
要使用dom4j读写XML文档,需要先下载dom4j包,dom4j官方网站在 http://www.dom4j.org/目前最新dom4j包下载地址:http://nchc.dl.sourceforge.net/sourceforge/dom4j/dom4j-1.6.1.zip
解开后有两个包,仅操作XML文档的话把dom4j-1.6.1.jar加入工程就可以了,如果需要使用XPath的话还需要
- 简单HBase笔记
chenchao051
hbase
一、Client-side write buffer 客户端缓存请求 描述:可以缓存客户端的请求,以此来减少RPC的次数,但是缓存只是被存在一个ArrayList中,所以多线程访问时不安全的。 可以使用getWriteBuffer()方法来取得客户端缓存中的数据。 默认关闭。 二、Scan的Caching 描述: next( )方法请求一行就要使用一次RPC,即使
- mysqldump导出时出现when doing LOCK TABLES
daizj
mysqlmysqdump导数据
执行 mysqldump -uxxx -pxxx -hxxx -Pxxxx database tablename > tablename.sql
导出表时,会报
mysqldump: Got error: 1044: Access denied for user 'xxx'@'xxx' to database 'xxx' when doing LOCK TABLES
解决
- CSS渲染原理
dcj3sjt126com
Web
从事Web前端开发的人都与CSS打交道很多,有的人也许不知道css是怎么去工作的,写出来的css浏览器是怎么样去解析的呢?当这个成为我们提高css水平的一个瓶颈时,是否应该多了解一下呢?
一、浏览器的发展与CSS
- 《阿甘正传》台词
dcj3sjt126com
Part Ⅰ:
《阿甘正传》Forrest Gump经典中英文对白
Forrest: Hello! My names Forrest. Forrest Gump. You wanna Chocolate? I could eat about a million and a half othese. My momma always said life was like a box ochocol
- Java处理JSON
dyy_gusi
json
Json在数据传输中很好用,原因是JSON 比 XML 更小、更快,更易解析。
在Java程序中,如何使用处理JSON,现在有很多工具可以处理,比较流行常用的是google的gson和alibaba的fastjson,具体使用如下:
1、读取json然后处理
class ReadJSON
{
public static void main(String[] args)
- win7下nginx和php的配置
geeksun
nginx
1. 安装包准备
nginx : 从nginx.org下载nginx-1.8.0.zip
php: 从php.net下载php-5.6.10-Win32-VC11-x64.zip, php是免安装文件。
RunHiddenConsole: 用于隐藏命令行窗口
2. 配置
# java用8080端口做应用服务器,nginx反向代理到这个端口即可
p
- 基于2.8版本redis配置文件中文解释
hongtoushizi
redis
转载自: http://wangwei007.blog.51cto.com/68019/1548167
在Redis中直接启动redis-server服务时, 采用的是默认的配置文件。采用redis-server xxx.conf 这样的方式可以按照指定的配置文件来运行Redis服务。下面是Redis2.8.9的配置文
- 第五章 常用Lua开发库3-模板渲染
jinnianshilongnian
nginxlua
动态web网页开发是Web开发中一个常见的场景,比如像京东商品详情页,其页面逻辑是非常复杂的,需要使用模板技术来实现。而Lua中也有许多模板引擎,如目前我在使用的lua-resty-template,可以渲染很复杂的页面,借助LuaJIT其性能也是可以接受的。
如果学习过JavaEE中的servlet和JSP的话,应该知道JSP模板最终会被翻译成Servlet来执行;而lua-r
- JZSearch大数据搜索引擎
颠覆者
JavaScript
系统简介:
大数据的特点有四个层面:第一,数据体量巨大。从TB级别,跃升到PB级别;第二,数据类型繁多。网络日志、视频、图片、地理位置信息等等。第三,价值密度低。以视频为例,连续不间断监控过程中,可能有用的数据仅仅有一两秒。第四,处理速度快。最后这一点也是和传统的数据挖掘技术有着本质的不同。业界将其归纳为4个“V”——Volume,Variety,Value,Velocity。大数据搜索引
- 10招让你成为杰出的Java程序员
pda158
java编程框架
如果你是一个热衷于技术的
Java 程序员, 那么下面的 10 个要点可以让你在众多 Java 开发人员中脱颖而出。
1. 拥有扎实的基础和深刻理解 OO 原则 对于 Java 程序员,深刻理解 Object Oriented Programming(面向对象编程)这一概念是必须的。没有 OOPS 的坚实基础,就领会不了像 Java 这些面向对象编程语言
- tomcat之oracle连接池配置
小网客
oracle
tomcat版本7.0
配置oracle连接池方式:
修改tomcat的server.xml配置文件:
<GlobalNamingResources>
<Resource name="utermdatasource" auth="Container"
type="javax.sql.DataSou
- Oracle 分页算法汇总
vipbooks
oraclesql算法.net
这是我找到的一些关于Oracle分页的算法,大家那里还有没有其他好的算法没?我们大家一起分享一下!
-- Oracle 分页算法一
select * from (
select page.*,rownum rn from (select * from help) page
-- 20 = (currentPag