Verilog 捕捉上升沿下降沿

上升沿和下降沿的捕捉模块  以后算是可以直接用吧

捕捉bt的下降沿

reg bt1;

reg bt2;

always @(posedge clk or negedge rst_n)

if(!rst_n) begin

bt1 <= 1'b0;

bt2 <= 1'b0;

end

else begin

bt1 <=bt;

bt2 <= bt1;

end

wire neg_bt = ~bt1& bt2;

捕捉下降沿，开始bt1=1，bt2=1；下降沿来临时，bt=0；

由非阻塞赋值可知  bt1=0，bt2为上一个bt1的值为1

所以neg_bt=~0&1=1

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捕捉btn的上升沿

reg bt1;

reg bt2;

always @(posedge clk or negedge rst_n)

if(!rst_n) begin

bt1 <= 1'b1;

bt2 <= 1'b1;

end

else begin

bt1 <=bt;

bt2 <= bt1;

end

wire pos_bt = bt1& ~bt2;分析同理

上述操作会存在亚稳态问题，并且得到的上升沿信号pos_signal和下降沿信号neg_signal无法被原采样时钟clk采样。正确做法是，先将原信号用采样时钟delay 2次（打两拍），得到和采样时钟同时钟域的信号delay2，然后再按上述方法获取上升沿和下降沿信号，这时得到的上升沿或下降沿就可以被原采样时钟采样。

例句如下：

reg ori_signal;// 需取上升沿或下降沿的原信号

reg delay1;

reg delay2;

always @ ( posedge clk or negedge rstn )

  if( !rstn )

     delay1 <= 0;

  else

     delay1 <= ori_signal;   

always @ ( posedge clk or negedge rstn )

  if( !rstn )

     delay2 <= 0;

  else

     delay2 <= delay1;  // delay2 已与clk同域

reg delay3;

always @ ( posedge clk or negedge rstn )

  if( !rstn )

     delay3 <= 0;

  else

     delay3 <= delay2;  

wire pos_signal = delay2 && ( ~delay3 );       // 原信号上升沿位置处产生的pulse信号

wire neg_signal = ( ~delay2 ) && delay3;      // 原信号下降沿位置处产生的pulse信号