verilog ascii码 0-99翻译成16进制数

Verilog ASCII码转16进制数 (0-99)

module ascii_to_hex(
    input       clk,
    input       rst_n,
    input [7:0] ascii_high,  // 十位数的ASCII码
    input [7:0] ascii_low,   // 个位数的ASCII码
    output reg [7:0] hex_data // 输出的16进制数
);


 reg [7<