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VIVADO
vivado
RTL分析
RTL分析概述AMD
Vivado
™DesignSuite具有由源文件表示的设计的三个视图和添加到项目中的设计约束,或在非项目模式下读取到内存中:阐述了RTL的设计、综合设计、布局和布线设计。
cckkppll
·
2024-01-19 22:42
fpga开发
vivado
RTL运行方法检查、分析方法报告、报告DRC
运行方法检查
Vivado
DesignSuite提供基于超快设计的自动化方法检查使用“报告方法论”命令的FPGA和SoC(UG949)方法论指南。
cckkppll
·
2024-01-19 22:42
fpga开发
vivado
调试设计
调试设计概述FPGA设计的调试是一个多步骤的迭代过程。就像大多数复杂的问题一样最好将FPGA设计调试过程分解为更小的部分,例如,通过专注于使设计工作的一小部分发挥作用,而不是试图使整体发挥作用一次完成设计工作。经过验证的设计和调试方法的一个例子是迭代通过设计流程,一次添加一个模块,并使其在整个设计的背景。您可以在任何组合中使用此设计和调试方法以下设计流程阶段:•RTL级设计模拟•系统内调试除了使用
cckkppll
·
2024-01-19 22:42
fpga开发
vivado
RTL 非项目模式下的精细化设计
您可以在使用或不使用
Vivado
IDE的情况下执行DRCs。以下是一个脚本,该脚本来源于各种文件,并使用synth_design详细说明RTL带有-rtl选项的Tcl命令。
cckkppll
·
2024-01-19 22:11
fpga开发
基于FPGA的图像双边滤波实现,包括tb测试文件和MATLAB辅助验证
3.部分核心程序4.算法理论概述4.1双边滤波数学模型4.2双边滤波的特性4.3FPGA实现架构5.算法完整程序工程1.算法运行效果图预览将FPGA数据导入到matlab对比测试:2.算法运行软件版本
vivado
2019.2matlab2022a3
简简单单做算法
·
2024-01-19 20:54
Verilog算法开发
#
图像算法
fpga开发
图像双边滤波
verilog
vivado
时序约束
(MMCM、PLL、BUFR输出的时钟不是生成时钟,
vivado
会自动识别,不需要额外约束)。
拉钩上吊一百年
·
2024-01-19 13:43
fpga
fpga开发
FPGA时序分析与时序约束(
Vivado
)
FPGA时序分析与时序约束(
Vivado
)(1)内部资源(2)传输模型分析(寄存器到寄存器)(3)时序约束操作1约束主时钟2约束衍生时钟3设置时钟组(4)查看报告(1)内部资源后缀L的这个单元中,会生成锁存器查看布线定位线路
云影点灯大师
·
2024-01-19 13:40
FPGA
fpga开发
时序分析与约束
数字信号处理(四)CIC IP核滤波器详解(一)
Vivado
CICIP核滤波器详解(一)引言:从本文开始,我们详细介绍XilinxCICIP核滤波器相关知识,包括CICIP核提供的特性、IP核接口描述以及IP核设计指导等相关内容。
FPGA技术实战
·
2024-01-18 21:04
FPGA数字信号处理
Vivado
提高Xilinx FPGA Flash下载速度
最近在编写完FPGA逻辑,成功生成.bin文件后,可以通过
Vivado
软件进行设置,提高烧写速度。操作如下:(1)布局布线完成后,点击OpenImplementation。
FPGA技术实战
·
2024-01-18 21:04
Xinx
FPGA硬件设计
Vivado
fpga开发
硬件设计
FPGA
数字信号处理(一):Xilinx
Vivado
DDS IP核设计实例(文末附源码)
前言在数字信号处理时我们经常会用到数字变频,包数字下变频(DDC)和数字上变频(DUC),这其中会用到Xilinx公司的DDSIP核或者Altera公司的NCOIP核来产生本振频率,以现数字域信号频谱搬移。本文我们通过例化Xilinx公司的DDSIP核来产生混频器本振输入频率,并给出Modelsim仿真测试结果。1、XilinxDDSIP简介Xilinx公司的DDSIP核使用AXI4接口实现高性能
FPGA技术实战
·
2024-01-18 21:34
FPGA数字信号处理
vivado
使用约束、添加和创建约束文件
使用约束
Vivado
IDE支持Xilinx设计约束(XDC)和Synopsys设计约束(SDC)文件格式。SDC格式用于定时约束,而XDC格式用于两者时间和物理约束。
cckkppll
·
2024-01-18 01:55
fpga开发
vivado
使用约束集、创建和编辑约束集、
使用约束集约束集是一个或多个独立维护的约束文件,并且连接到内存中的设计中进行分析和实现。约束集在中定义要在特定时刻或特定条件下使用的约束文件设计过程。例如,通过定义多个约束集,可以指定不同的主动约束以解决布图规划和时序问题。XDC文件可以在合成、实现或两者都使用。默认情况下,所有XDC文件都是设置为在合成和实现中都使用,如上的used_in属性所定义约束文件。要更改USED_IN属性,请在“源”窗
cckkppll
·
2024-01-18 01:55
fpga开发
vivado
使用模拟源、添加和创建仿真源文件
交叉探测到源文件
Vivado
IDE从以下窗口提供对RTL源文件的交叉探测:•示意图窗口(RTL阐述、综合或实施)•网表窗口(合成或实现后)•设备窗口(用于实现的设计)若要交叉探测,请从任何窗口中选择一个单元格
cckkppll
·
2024-01-18 01:25
fpga开发
vivado
在非项目模式下使用源、读取各种源文件的非项目模式脚本示例
有关项目模式和非项目模式的更多信息,请参阅
Vivado
DesignSuite用户指南:设计流程概述(UG892)中的此链接。了解更多有关Tcl命令的信息,请参
cckkppll
·
2024-01-18 01:23
fpga开发
【FPGA/verilog -入门学习17】
vivado
实现串口自发自收程序
1,需求PC使用串口助手给FPGA板发送9600波特率的数据,FPGA板接收到数据后,回复同样的数据给PC2,需求分析按模块可以划分为:rx接收模块,将输入的8位并行rx数据转换成[7:0]rx_data信号,当数据接收完成后,同时生成一个rx_done信号。bsp_generate_clk_en:接收波特率时钟产生模块,当rx接收到数据时,给一个start信号给波特率时钟产生模块,由bsp时钟产
王者时代
·
2024-01-17 10:31
verilog
&FPGA
fpga开发
xsct xsdb 调试寄存器
提示符xsdbxsct通用;老版本的
vivado
vitis可能没有******XilinxSoftwareCommandlineTool(XSCT)v2022.1.0****SWBuild303on2022
斐非韭
·
2024-01-16 18:40
数据库
linux
服务器
【XILINX】
Vivado
生成msc文件出现[Writecfgmem 68-4] Bitstream at address 0x00000000 has size 84989156 bytes
项目场景:
Vivado
生成msc文件出现[Writecfgmem68-4]Bitstreamataddress0x00000000hassize84989156byteswhichcannotfitinmemoryofsize8388608bytes.MCS
神仙约架
·
2024-01-16 12:10
xilinx
fpga开发
mcs
基于FPGA的UART多字节环回实验verilog代码(含帧头帧尾和解码部分)
采用
VIVADO
开发环境,频率50MHz,波特率256000,8位数据位,1位停止位。串口接收程序源自正点原子的例程。
芯想是陈
·
2024-01-16 10:10
FPGA
fpga开发
快速入门系列--AXI总线协议
本篇文章包含的主要内容是AXI协议的基础知识,以及如何在
vivado
中快速调用AXI协议,来进行ARM和FPGA之间的联系。
小林家的龙小年
·
2024-01-15 17:10
fpga开发
vivado
IP使用
使用IP源注意:有关IP的更多信息,包括添加、打包、模拟和升级IP,请参阅
Vivado
DesignSuite用户指南:使用IP(UG896)进行设计。
cckkppll
·
2024-01-15 08:28
fpga开发
vivado
添加现有IP文件、生成IP
添加现有IP文件作为从AMDIP目录添加和自定义IP的替代方案,您可以直接添加XCI或XCIX文件。此过程不同于从按以下方式编目:•XCI或XCIX文件可能是早期版本,也可能是相同或完全自定义的版本AMDIP目录中发现的类似IP。•XCI或XCIX文件可能包括必要的文件或输出产品,以支持IP设计流程。这可以包括实例化模板、模拟文件和网表,或者通过实现来支持IP所需的设计检查点(DCP)。Vivad
cckkppll
·
2024-01-15 06:45
fpga开发
FPGA---新手常见问题(FPGA_
Vivado
_Error)
1,如何快速找到开发板的各个功能管脚?1)查看用户手册2)网站查找开发板引脚信息表(主板引脚信息)3)相关论坛帖子2,生成bit文件不成功怎么办,问题原因和解决方法,以及例外解决方法?【错误现象】[DRCNSTD-1]UnspecifiedI/OStandard:4outof4logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteado
伊宇韵
·
2024-01-14 15:04
fpga开发
ZYNQ PS端MIO的使用——FPGA Vitis篇
文章目录1.前言2.MIO介绍3.
Vivado
工程编写4.Vitis工程编写5.实验小结A.附录B.工程源码下载1.前言本实验介绍如何使用ZYNQ芯片PS端的MIO。
BIGMAC_1017
·
2024-01-14 15:34
FPGA
fpga开发
verilog
arm
FPGA的MARK_DEBUG调试之波形抓取
作为传统方式使用示波器抓取过于麻烦,因此使用
VIVADO
自带的DEBUG功能抓取输出的数据波形。
追逐者-桥
·
2024-01-14 11:29
#
五
FPGA开发技巧与问题综合
fpga开发
【XILINX】
vivado
编译过慢 通过设置多核 多线程加快速度
使用tcl完成多核设置在tcl中执行下面的语句setparamgeneral.maxThreadsn来设置,n是你的CPU线程数。示例get_paramgeneral.maxthreads2set_paramgeneral.maxthreads66get_paramgeneral.maxThreads6第一句get_paramgeneral.maxthreads,获取当前核数量第二句set_par
神仙约架
·
2024-01-14 06:11
xilinx
fpga开发
xilinx
多核
【XILINX】
Vivado
- 严重警告:[
Vivado
12-1411] Cannot set LOC property of ports, The pin ~ 无法设置端口的 LOC 属性
它会导致以下严重警告:[
Vivado
12-1
神仙约架
·
2024-01-14 06:11
xilinx
fpga开发
xilinx
Vivado
12-1411
ZYNQ开发(七)Linux开发之Petaliunx的设计流程(SD卡启动)
微信公众号上线,搜索公众号小灰灰的FPGA,关注可获取相关源码,定期更新有关FPGA的项目以及开源项目源码,包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等1、创建
Vivado
小灰灰的FPGA
·
2024-01-14 06:55
ZYNQ
linux
fpga开发
运维
vivado
使用源文件
使用源文件概述源文件包括从AMDIP添加的设计源、知识产权(IP)源目录、RTL设计源、从系统添加的数字信号处理(DSP)源生成器工具和IP子系统,也称为块设计,由IP集成商创建AMD
Vivado
的功能
cckkppll
·
2024-01-14 04:49
fpga开发
vivado
指定顶部模块和重新排序源
指定顶部模块和重新排序源文件夹默认情况下,
Vivado
DesignSuite会自动确定设计的顶层添加到的源文件的层次结构和细化、合成和模拟的顺序项目这可以通过右键单击中的“层次更新”设置进行控制“源”窗口的菜单
cckkppll
·
2024-01-14 04:18
fpga开发
[
vivado
] report_utilization -name
可以OpenSynthesiezed或Implementation后的Design使用下面的命令,一定要加-name这个option,后面的utilization_1可以可以自定义。report_utilization-nameutilization_1
斐非韭
·
2024-01-13 19:44
fpga开发
vivado
Revision Control
2020.2只需要git管理prj.xpr和prj.srcs/https://china.xilinx.com/video/hardware/ip-revision-control.htmlUsing
Vivado
DesignSuitewithRevisionControlhttps
斐非韭
·
2024-01-13 16:12
fpga开发
vivado
dcp 检查点
https://china.xilinx.com/video/hardware/working-with-design-checkpoints.html(dcp)
斐非韭
·
2024-01-13 16:12
fpga开发
vivado
ip manager cache
https://china.xilinx.com/video/hardware/configuring-managing-reusable-ip-
vivado
.html“CoreContainers”(
斐非韭
·
2024-01-13 16:40
fpga开发
vivado
数字密码锁verilog带详细设计报告ego1开发板验证
名称:
vivado
数字密码锁verilog带详细设计报告ego1开发板验证软件:
VIVADO
语言:Verilog代码功能:1.设计一个开锁密码至少为4位数字的密码锁2.当开锁按键开关(可设置为8位或更多
FPGA代码库
·
2024-01-13 04:58
fpga开发
设计报告
ego1
密码锁
verilog
4人竞赛数字抢答器
vivado
软件verilog代码ego1开发板
名称:4人竞赛数字抢答器
vivado
软件verilog代码ego1开发板软件:
VIVADO
语言:Verilog代码功能:数字抢答器的设计任务说明:设计一个可供4人竞赛的数字抢答器。
FPGA代码库
·
2024-01-13 04:58
fpga开发
抢答器
verilog
vivado
ego1
vivado
交通灯设计verilog代码ego1板红绿灯时间可修改
名称:
vivado
交通灯设计verilog代码ego1板红绿灯时间可修改软件:
VIVADO
语言:Verilog代码功能:十字路口红绿灯设计;1、每次通行时间可在0-99秒内设定,可以通过按键修改通行时间
FPGA代码库
·
2024-01-13 04:57
fpga开发
ego1
交通灯
vivado
verilog
vivado
使用项目摘要、配置项目设置、仿真设置
使用项目摘要
Vivado
IDE包括一个交互式项目摘要,可根据设计动态更新命令被运行,并且随着设计在设计流程中的进展。项目摘要包括概览选项卡和用户可配置的仪表板,如下图所示。
cckkppll
·
2024-01-12 23:45
fpga开发
vivado
编译设置、执行设置、bit流生成设置
了解更多有关“合成设置”的信息,请参阅
Vivado
中的“使用模拟设置”部分设计套件用户指南:综合(UG901)。注意:您可以在项目中预先合成IP,这会减少合成运行时间。
cckkppll
·
2024-01-12 23:12
fpga开发
Vivado
综合时出现[Synth 8-91] ambiguous clock in event control
废话不多说,我们在使用
vivado
软件进行RunSynthesis综合时,出现这个错误**[Synth8-91]ambiguousclockineventcontrol**如下图所示在网上找了一波,改了一波
Ysu-Slade
·
2024-01-12 22:51
vivado
verilog
fpga
Vivado
Synth8-5535 报错解决办法
报错内容:[Synth8-5535]porthasillegalconnections.Itisillegaltohaveaportconnectedtoaninputbufferandothercomponents.Thefollowingaretheportconnections:InputBuffer:PortIofinstanceclkin1_ibufg(IBUF)inmoduleOthe
QYH2023
·
2024-01-12 21:47
fpga开发
Vivado
裸机工程搭建教程
Vivado
裸机工程搭建教程一、Cygwin生成
vivado
HDL工程教程1、Cygwin软件安装配置第一步为Cygwin软件的安装,软件已经下载好(如下图),直接双击安装,安装教程可以自行百度,网上资料很多
GoUpToTheSky
·
2024-01-12 15:59
ADI官方例程HDL和No-OS生成
Vivado
工程
hdl/tree/main2、No-OS(no-OS-2019_R2.zip):https://github.com/analogdevicesinc/no-OS/tree/main软件工具序号名称说明1
Vivado
2019.12CygwinCygwin
代码匠
·
2024-01-12 15:27
FPGA
ADI
HDL
Vivado
fpga开发
tcl 基础
;#myfirstprintinTclprogram大小写敏感但是在
vivado
中,set_property后边等效set_propertyPARTxcvc1902-vsva2197-2MP-e-S[current_project
斐非韭
·
2024-01-12 09:50
fpga开发
在
Vivado
下利用Tcl实现IP的高效管理
在
Vivado
下利用Tcl实现IP的高效管理https://cloud.tencent.com/developer/article/1736645在
Vivado
下,有两种方式管理IP。
斐非韭
·
2024-01-12 09:15
tcp/ip
fpga开发
网络协议
在FPGA上搭建Cortex-m3软核
在FPGA上搭建Cortex-m3软核前言说是在fpga上搭建,其实还是比较偷懒了,在
Vivado
上进行搭建,比较方便。
黄铠杰echo
·
2024-01-11 16:32
fpga
fpga开发
经验分享
嵌入式硬件
江山易改本性难移之ZYNQ SDK QSPI固化bug及其解决方法
之前在
Vivado
2018.3通过QSPI方式固化程序时出现问题,显示flash擦除成功,但最后总是不能写入到flash中。
Tracy喵喵
·
2024-01-11 14:01
#
应用笔记
bug
ZYNQ
QSPI固化
QSPI启动失败
EBAZ4205矿渣板zynq无法加载固件
2.故障排查在
VIVADO
中创建工程,添加了AXI_GPIO,导出到SDK中,在SDK中创建一个FSBL,下载BIT流后,使用FSBL进行单步调试。
bifudoph
·
2024-01-11 10:11
EBAZ4205
fpga开发
嵌入式硬件
矿渣板EBAZ4205上电后能够启动固件,JTAG无法扫描到PL和PS
但是使用JTAG无法在
VIVADO
中扫描到ZYNQ的PL和PS。
bifudoph
·
2024-01-11 10:11
EBAZ4205
fpga开发
嵌入式硬件
JTAG 扫描不到EBAZ4205 ZYNQ PS原因分析
1.MIO[2]引脚电平通过JATG调试ZYNQ芯片时,发现在进行PS端应用程序debug情况下提示无法找到ARM设备;但是在
Vivado
环境下能连接到设备,就是说PL端可以正常使用,PS端无法使用。
bifudoph
·
2024-01-11 10:08
EBAZ4205
单片机
嵌入式硬件
fpga开发
vivado
实现4x4阵列乘法器
vivado
实现4*4阵列乘法器阵列乘法器阵列乘法器的原理代码模块lie1模块lie234模块超前进位加法器超前进位模块以及最后一个模块全加器仿真文件最后附上全部代码阵列乘法器经历了苦痛的在家网课,上课也没怎么认真听
vparadox
·
2024-01-11 08:25
fpga
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