E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
VIVADO
基于 Makefile 的 FPGA 构建系统
文章目录1.介绍2.Makefile基本使用2.1更通用例子3.
Vivado
提供的命令行工具3.1TCL脚本介绍与基本使用3.1.1变量与替换3.1.2控制结构与过程3.2在
vivado
中使用tcl脚本
qq_36525177
·
2024-01-05 11:34
fpga开发
【AMD Xilinx】ZUBoard(3):通过AXI GPIO接收PL端的按键输入
【AMDXilinx】ZUBoard(3):通过AXIGPIO接收PL端的按键输入一、本项目实现的功能二、
Vivado
工程1.添加AXIGPIO2.配置AXIGPIO3.根据原理图查找对应管脚4.I/OPlanning5
王师傅MasterWang
·
2024-01-05 09:38
开发板ZUBoard
Xilinx软件开发
-Master
Wang
Xilinx
zuboard
vivado
mpsoc
zu1
Quartus II 13.1的安装及使用
FPGA开发环境有Xilinx公司的ISE(目前已停止更新),
VIVADO
;因特尔公司的QuartusII;ASIC开发环境有Synopsys公司的VCS;很多人也在用IcarusVerilog和GTKwave
lbaihao
·
2024-01-05 09:05
verilog
c语言
vitis2023.1创建zynq7000 ps工程问题记录
2.
vivado
2023与
vivado
2018在在进行纯ps平台开发时BlockDesign设计的区别2.1问题描述如下红框中的信号都是连接到PL端的信号,在
vivado
2018中进行纯ps开发时,这些信号都是不必要的
优美的赫蒂
·
2024-01-05 08:38
FPGA学习记录
fpga开发
FPGA高端项目:6G-SDI 视频编解码,提供工程源码和技术支持
均衡EQGTX时钟要求GTX调用与控制SMPTEUHD-SDISMPTEUHD-SDI接收SMPTEUHD-SDI发送6G-SDI接收数据处理发送数据彩条GV8500增强驱动6G-SDI视频发送输出4、
vivado
9527华安
·
2024-01-05 06:14
FPGA编解码SDI视频专题
FPGA
GT
高速接口
菜鸟FPGA图像处理专题
fpga开发
视频编解码
6G-SDI
SDI
GTX
【ZYNQ】教你用
Vivado
HLS 快速设计一个 IP
Xilinx推出的
Vivado
HLS工具可以直接使用C、C++或SystemC来对Xilinx系列的FPGA进行编程,从而提高抽象的层级,大大减少了使用传统RTL描述进行FPGA开发所需的时间。
Hello阿尔法
·
2024-01-04 23:21
ZYNQ7000
fpga开发
HLS
HLS 2017.4 导出 RTL 报错:ERROR: [IMPL 213-28] Failed to generate IP.
language=en_US问题描述DESCRIPTIONAsofJanuary1st2022,theexport_ipcommandusedby
Vivado
HLSandVitisHLSwillfailtoexpor
Hello阿尔法
·
2024-01-04 23:50
ZYNQ7000
HLS
Vivado
FPGA
git 管理
vivado
工程, tcl 恢复
vivado
工程
使用Git进行
Vivado
版本控制englishyoutube如果不是上边目录结果,参考上边目录结构,重新建一个工程;在目录work下产生proj.tcl修改proj.tcl主要删除bdwrapper相关的部分
黄埔数据分析
·
2024-01-04 20:37
git
fpga开发
xilinx_axidma 驱动移植与使用
参考资源开源项目xilinx_axidmaPetalinux2020.2开发ZYNQ的AXIDMA-知乎(zhihu.com)Linux环境下在用户空间使用AXI-DMA进行传输开发环境
vivado
2020.1
bitQ
·
2024-01-04 19:15
FPGA
linux
linux
运维
服务器
xilinx dma 程序
XilinxDMA程序通常是使用
Vivado
进行设计和开发的,也可以使用其他工具,如XilinxSDK。
金刚廉神兽
·
2024-01-04 19:15
fpga开发
Hello-FPGA CoaXPress 2.0 FPGA HOST IP Core PCIe Demo User Manual
目录1说明42设备连接73
VIVADO
FPGA工程84调试说明9图1‑1资料目录4图1‑2
VIVADO
工程目录结构5图1‑3VS软件工程目录5图1‑4CXPHOSTPCIeBlockDesign5图1‑
Hello-FPGA
·
2024-01-04 19:45
fpga开发
CoaXPress HOST IP Core Microblaze Standalone Demo
目录Hello-FPGACoaXPress2.0HostFPGAIPCoreDemo41说明42设备连接53
VIVADO
FPGA工程64SDK工程9图1‑1
VIVADO
工程目录结构4图1‑2SDK工程目录结构
Hello-FPGA
·
2024-01-04 19:45
fpga开发
Vivado
link synplify edf 和 xilinx ip或者原语
摘要:
Vivado
linksynplifyedf和xilinxip或者原语如果只有ip的话:read_edif.
Jade-YYS
·
2024-01-04 11:18
fpga开发
vivado
布线约束
布线约束路由约束应用于网络对象以控制其路由资源。固定路由固定路由是锁定路由的机制,类似于ISE中的定向路由。锁定网络路由资源涉及三个网络属性。见下表。为了保证网络路由是固定的,它的所有单元也必须事先固定。以下是一个完全固定路线的示例。该示例采用以下设计图,并创建约束以修复网络A的路由(以蓝色选择)。您可以在中加载已实现的设计后查询任何网络的路由信息内存:%setnet[get_netsnetA]%
cckkppll
·
2024-01-04 01:28
fpga开发
vivado
定义相对放置的宏
定义相对放置的宏关于相对放置的宏相对放置宏(RPM)是一组基本逻辑元件(BEL)的列表。逻辑元件的示例包括:•FF•LUT•DSP•闸板RPM主要用于将小组逻辑紧密地放在一起,以改进资源效率并实现更快的互连。定义设计元素集定义具有U集(U_Set)或HU集(HU_Set)约束的设计元素集。•集合中的每个元素都是通过Relative相对于集合中的其他元素放置的位置(RLOC)约束。•具有RLOC约束
cckkppll
·
2024-01-04 01:28
fpga开发
vivado
IO约束
I/O限制I/O约束配置:•端口•连接到端口的单元典型限制包括:•I/O标准•I/O位置
Vivado
设计套件支持许多与集成软件相同的I/O限制环境(ISE)设计套件。以下I/O属性列表并非详尽无遗。
cckkppll
·
2024-01-04 01:57
fpga开发
vivado
指定相对位置
指定相对位置使用RLOC特性可以为设计对象指定相对位置。RLOC属性指定RPM集中每个单元的相对X-Y坐标。要指定RLOC特性,请使用两个不同的轴网坐标系中的任意一个:•基于相对切片的坐标•基于绝对RPM网格的坐标使用以下语法:RLOC=XmYn•m是一个整数,表示对象的相对或绝对X坐标。•n是一个整数,表示对象的相对或绝对Y坐标。基于相对切片的坐标相对网格系统:•也称为标准网格。•对于大多数RP
cckkppll
·
2024-01-04 01:26
fpga开发
【ZYNQ入门】第一篇、
Vivado
软件与外部代码编辑软件的联用办法
目录第一部分、
Vivado
软件与Notepad++联用的办法1、快速寻找Notepad++的安装路径的方法2、联用办法第二部分、
Vivado
软件与VScode联用的办法第三部分、配置过程中容易出现的问题第四部分
大屁桃
·
2024-01-03 20:17
FPGA的学习之旅
fpga开发
【ZYNQ入门】第三篇、双核AMP运行模式程序开发
2.3、ARM与cortex的关系2.4、本次实验的启动流程第二部分、FSBL环境配置过程1、
vivado
配置硬件2、SDK新建FSBL配置CPU1程序的启动地址3、CPU0的工程创建及程序编写4、CPU1
大屁桃
·
2024-01-03 20:45
FPGA的学习之旅
fpga开发
zynq
Vivado
AndTcl: synth_design
该命令用于综合
vivado
工程并打开那个综合后的设计。其可以添加非常多的综合设计选项,列举如下:name:给综合设计起一个名字。part:指定综合设计所使用的芯片。
Unknown_Fighter
·
2024-01-03 17:48
#
VivadoAndTcl
fpga开发
硬件工程
fpga
Vivado
AndTcl: get_cells
get_cells的用法:get_cells[-hsc][-hierarchical][-regexp][-nocase][-filter][-of_objects][-match_style][-include_replicated_objects][-quiet][-verbose][][-hsc]:用于指定一个层级来进行检索,默认是/,不指定层级会报错。[-hierarchical]:一个层
Unknown_Fighter
·
2024-01-03 17:48
#
VivadoAndTcl
fpga开发
硬件工程
fpga
Vivado
AndTcl: read_checkpoint and open_checkpoint
in-memory工程,如果需要打开设计,则需要使用命令link_design,举例如下:read_checkpointC:/Data/checkpoint.dcplink_design-nameTest1如果在一个
vivado
tool
Unknown_Fighter
·
2024-01-03 17:45
#
VivadoAndTcl
fpga
fpga开发
硬件工程
【FPGA/verilog -入门学习15】
vivado
FPGA 数码管显示
1,需求:使用xc720开发板的8个数码管显示123456782,需求分析:75hc5951,74hc595驱动,将串行数据转换成并行输出。对应研究手册2,发送之前将要发的数据,合并成高8位:SEG,低8位:SEL,结合testbanch查看波形,使用测试代码验证显示。//实现承有数码管显示1`timescale1ns/1psmodulevlg_74hc595_v(inputi_clk,input
王者时代
·
2024-01-03 17:34
verilog
&FPGA
fpga开发
N1ghtBreeze ZYNQ与一般FPGA的区别
gary-zhang/p/15878443.html之前刚开始学FPGA的时候用的是基于spartan的FPGA开发板,当上手ZYNQ后一直以为ZYNQ就是在资源上做了升级,我所要做的工作无非是把开发工具从ISE升级到
VIVADO
疯狂的泰码君
·
2024-01-03 07:39
FPGA
fpga开发
C1--
Vivado
配置VS Code文本编辑器环境2022-07-21
vivado
自带的编辑器具有自动语法规则检查,字体设置,颜色配置等功能。但在实际编写代码的过程中,发现诸多不足,例如无法放大缩小,对齐功能不好用等缺点。
晓晓暮雨潇潇
·
2024-01-02 13:48
FPGA积累——基础篇
fpga开发
vivado
vivado
XDC优先级
XDC优先级关于XDC优先级XilinxDesignConstraints(XDC)的优先级规则继承自SynopsysDesign限制(SDC)。本章讨论如何解决约束冲突或重叠。XDC约束顺序XDC约束是按顺序解释的命令。对于等效约束,最后一个约束优先。约束顺序示例:>create_clock-nameclk1-period10[get_portsclk_in1]>create_clock-nam
cckkppll
·
2024-01-02 08:43
fpga开发
深圳大学——基于basys3开发板的秒表设计及应用
2.3.3百分之一计数(向下计数)2.4数码管显示模块2.4.1数码管扫描原理2.4.2数码管扫描模块算法思路2.4.3添加模式选择三、仿真电路图摘要:本次秒表设计软件部分使用Xilinx公司的软件编译器
Vivado
小新蜡笔553
·
2024-01-01 23:52
vivado
单片机
嵌入式硬件
fpga开发
AMP处理器架构+共享地址中断+SD卡启动(2018.2
vivado
)
多核处理器的运行模式分为三种:1、AMP(非对称多进程):多个核心相对独立的运行不同的任务,每个核心可能运行不同的操作系统或裸机程序,但是有一个主要核心,用来控制整个系统以及其它从核心的运行。2、SMP(对称多进程):一个操作系统同等的管理各个内核,例如PC机。3、BMP(受约束多进程):与SMP类似,但开发者可以指定将某个任务仅在某个指定内核上执行。#defineCOMM_VAL(*(volat
be to FPGAer
·
2024-01-01 12:17
zynq
架构
fpga开发
学习
arm
arm开发
4—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—电机驱动模块
我使用的FPGA是Xilinx的PYNQ-7020(ZYNQ-Z2),在
Vivado
2018.3平台使用Verilog进行编程。
贡橙小白鼠
·
2024-01-01 02:08
fpga开发
数字电路之Verilog红绿灯设计
数字电路之Verilog红绿灯设计一、题目要求二、分析题目三、开始设计四、结果分析五、最后的话写在前面:以下仿真实验设计应用的是Xilinx
Vivado
。
No_Lies
·
2024-01-01 02:05
数字电路
Verilog
程序人生
经验分享
其他
AXI_UART调试说明-PS使用AXI_Uartlite拓展PL端串口资源
具体方法:PS通过AXI总线调用PL的资源进行UART的拓展,本说明采用
vivado
自带的IP核AXIUartlite完
kong sir
·
2023-12-31 20:51
FPGA
fpga开发
ZYNQ-Linux开发之(五)
Vivado
工程搭建,设备树修改方法,复旦微电子fmql开发、
vivado
联合procise、IAR的linux系统开发-保姆级教程-非常详细
FMQL开发流程整体开发流程如下:具体开发流程:
Vivado
工程搭建首先根据自己项目的功能需求,结合原理图,明确
vivado
工程中所需搭建的PS和PL部分的资源。
披着假发的程序唐
·
2023-12-31 20:51
zynq
vivado
复旦微电子
fpga开发
linux
驱动开发
单片机
mcu
stm32
FQML_AXI_GPIO工程构建调试记录
FQML_AXI_GPIO工程构建调试记录一、概述此记录JFMQL15T开发板,实现ps通过axi接口控制pl的EMIO接口led闪烁,添加EMIOPJTAG用于PS端调试,先创建
vivado
工程,最终生成
try_HH
·
2023-12-31 20:51
ZYNQ
嵌入式硬件
fpga开发
驱动开发
硬件架构
ZYNQ
FMQL
vivado
【FPGA/verilog -入门学习14】
vivado
FPGA按键消抖
//led流水1s//1,按键触发变化,上升沿or下降沿,都清除计数//2,当20ms计数到来时,加载一次按键状态,如果中途有按键变化,清除计数`timescale1ns/1psmodulevlg_design(inputi_clk,inputi_rest_n,input[7:0]key,outputreg[7:0]led);`defineSIMULATION`ifdefSIMULATIONpar
王者时代
·
2023-12-31 12:30
verilog
&FPGA
fpga开发
vivado
-vscode 新手使用说明 - verilog
vivado
联合vscode使用
vivado
下打开settings->texteditor->修改currenteditor为customeditordefinition路径为vscode的安装路径+“
swang_shan
·
2023-12-30 16:48
Vivado
vscode
fpga开发
ide
【Petalinux】制作SD卡 操作系统 启动
Vivado
添加SD0导出hdf制作SD卡https://mathd.blog.csdn.net/article/details/135217761【Petalinux】下为空白SD卡建立BOOT,rootfs
东枫科技
·
2023-12-29 02:40
FPGA
-
面向物理层基带算法工程师
Petalinux
FPGA
ARM
vivado
[XSIM 43-3409]Failed to compile generated C file [XSIM 43-3225] Cannot find design unit
vivado
报错[XSIM43-3409]FailedtocompilegeneratedCfile[XSIM43-3225]Cannotfinddesignunit进一步xelab-toptb-snapshottb-v2top
yvee
·
2023-12-29 00:41
linux
运维
服务器
数字逻辑实验之BCD码转余三码
【实验目的】掌握组合逻辑电路的设计方法;熟悉
Vivado
2014集成开发环境和Verilog编程语言;掌握BCD码转余三码电路的设计与实现。【实验环境】FPGA虚拟仿真平台。
飞扬2024
·
2023-12-27 23:44
数字逻辑
fpga开发
算法
经验分享
逻辑回归
数字逻辑实验之利用D触发器,设计并实现三位扭环计数器
【实验目的】掌握时序逻辑电路的设计方法;熟悉
Vivado
2014集成开发环境和;实现如下图所示的三位扭环计数器。【实验环境】FPGA虚拟仿真平台。
Vivado
2014集成开发环境。
飞扬2024
·
2023-12-27 23:13
数字逻辑
fpga开发
算法
经验分享
数字逻辑实验之一位全加器的设计与实现
【实验目的】掌握组合逻辑电路的设计方法;熟悉
Vivado
2014集成开发环境和Verilog编程语言,掌握1位半加器电路的设计与实现。
飞扬2024
·
2023-12-27 23:13
数字逻辑
算法
经验分享
FPGA-ZYNQ-7000 SoC在嵌入式系统中的优势
FPGA-ZYNQ-7000SoC在嵌入式系统中的优势本章节主要参考书籍《XilinxZynq-7000嵌入式系统设计与实现基于ARMCortex-A9双核处理器和
Vivado
的设计方法(何宾,张艳辉编著
Bellwen
·
2023-12-26 20:56
FPGA开发
fpga开发
嵌入式硬件
系统架构
vcs\verdi三步编译
VIVADO
库
vcs\verdi三步联合编译
vivado
库使用vcs仿真带
vivado
的IP的设计的时候,经常需要联合编译,
vivado
的库有的是VHDL文件,这时又需要vcs进行三步编译。
月落乌啼霜满天@3760
·
2023-12-26 19:55
硬件
VCS\VERDI
硬件工程
vivado
对高阻z和不定态x信号的处理
声明实验较为简单,考虑到的情况不多。经验仅供参考。如果发现反例,欢迎评论一起探讨文章目录声明引言1,高阻z代码综合后的原理图前仿真结果后仿真结果结论2,不定态代码综合后的原理图前仿真结果后仿真结果结论3,cnt的情况说明引言最近在做关于FPGA原型验证,不清楚代码中的高阻z和不定态x会被映射成什么样的电路。会不会导致前仿真和综合后仿真的结果不一致。所以自己做了个验证。1,高阻z代码先附上用来验证的
月落乌啼霜满天@3760
·
2023-12-26 19:54
硬件
综合
其他
经验分享
verilog
fpga
基于FPGA的图像Robert变换实现,包括tb测试文件和MATLAB辅助验证
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览fpga的结果导入到matlab显示:2.算法运行软件版本
vivado
2019.2matlab2022a3
简简单单做算法
·
2023-12-25 07:30
Verilog算法开发
#
图像算法
fpga开发
matlab
开发语言
Robert变换
vivado
时序异常
AMD
Vivado
™IIDE支持下表中显示的定时异常命令:多循环路径多循环路径约束允许您修改已确定的设置和保持关系由定时器基于设计的时钟波形来执行。
cckkppll
·
2023-12-24 23:45
fpga开发
vivado
输出延迟
使用输出延迟选项尽管-clock选项在SDC标准中是可选的,但
Vivado
Design需要它套件工具。相对时
cckkppll
·
2023-12-24 23:44
fpga开发
vivado
I/O延迟约束
因为AMD
Vivado
™集成设计环境(IDE)只能在FPGA的边界内识别时序,必须使用以下方法用于指定存在于这些边界之外的延迟值的命令:•set_input_delay•set_output_delay
cckkppll
·
2023-12-24 23:14
fpga开发
vivado
时钟延迟、抖动和不确定性
时钟延迟、抖动和不确定性除了定义时钟波形外,还必须指定可预测和随机变化与操作条件和环境有关。时钟延迟在板上和FPGA内部传播后,时钟边沿到达其目的地有一定的延迟。这种延迟通常表示为:•源延迟(通常在设备外部时钟源点之前的延迟)•网络延迟网络延迟引入的延迟(也称为插入延迟)是自动的估计(路线前设计)或精确计算(路线后设计)。许多非AMD定时引擎需要SDC命令set_propagated_clock来
cckkppll
·
2023-12-24 17:23
fpga开发
FMQL开发环境搭建
FMQL开发环境搭建一、概述此篇记录上海复旦微电子JFMQL15T开发板开发环境搭建,包含procise安装、
vivado
2018.3安装破解、IAR安装,以及
vivado
2018.3IP_PATCH打补丁全过程
try_HH
·
2023-12-24 10:16
ZYNQ
网络
国产zynq
fpga开发
PSOC开发
硬件架构
vivado
安装注册
vivado
安装及License注册一、概述此文档记录win11安装
vivado
2018.3版本及License注册详细过程。
try_HH
·
2023-12-24 10:46
ZYNQ
ubuntu
linux
fpga开发
arm开发
上一页
2
3
4
5
6
7
8
9
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他