FPGA硬件设计

调试HDMI音频能8通道播放声音

一、使用场景我们是通过rk主控的hdmi接口播放音视频给到ite68051芯片解析出8声道数据，分别通过4路i2s的数据脚给给到fpga去解析调试步骤：1.根据相关手册配置hdmi输出，hdmi声卡注册
hxHardway·2025-06-26 05:48

ModelSim在FPGA设计中的功能仿真与时序仿真

在FPGA（现场可编程门阵列）设计的复杂流程中，仿真环节扮演着至关重要的角色。它不仅能够帮助设计师在物理实现之前发现并修正设计错误，还能通过模拟实际工作环境来评估设计的性能和稳定性。
chao189844·2025-06-26 01:52

海光x86与Intel/AMD x86的差异解析：技术演进、架构博弈与未来之路

本文将从技术起源、指令集架构、硬件设计、生态兼容性及未来趋势五个维度，深度剖析海光x86与Intel/AMDx86的差异。
tianyuanwo·2025-06-25 16:20

VIVADO导出仿真数据到MATLAB中进行分析

VIVADO导出仿真数据到MATLAB中进行分析目录前言一、导出仿真数据需要编写的RTL代码二、MATLAB读入txt文件中的数据三、需要注意的点总结前言在使用XilinxVivado进行FPGA开发时
FPGA与信号处理·2025-06-25 16:14

VxWorks在Zynq平台上的移植详细流程

Zynq平台以其独特的FPGA与ARMCortex-A处理单元结合的设计，广泛应用于工业控制、航空航天、通信设备等多个领域。本文档深入浅出，旨在帮助开发者理解和掌握如何在这一平台上成
缪超争Lighthearted·2025-06-25 14:35

TeleScan PE

目录物理层深度剖析通道结构信号完整性关键技术链路训练（LinkTraining）协议层核心技术TLP（事务层包）结构虚拟通道管理原子操作（PCIe5.0+）硬件实现关键FPGA实现方案信号完整性设计规范总结
fei_sun·2025-06-25 12:20

一机多用，解耦未来！如何一站式搞定中小企业网络、路由、安全

硬件设计：灵活扩展，性能强劲机身：220×310×4
星融元asterfusion·2025-06-25 00:30

STM32对接霍尔传感器

STM32对接霍尔传感器的技术解析与应用实现，结合测速原理、硬件设计、代码实现及进阶应用，涵盖从基础到实战的全流程指南，可以应用到金属检测等功能。
速易达网络·2025-06-24 22:07

SPI代码详解FPGA-verilog部分（FPGA+STM32）（一）

声明：本篇文章面向在已对SPI的四种时序有所了解的人我们采用SPI3模式以及将FPGA作从机，STM32作主机的方式讲解，在STM32控制部分采用的是半双工模式，但其实半双工与全双工区别不大，稍加修改即可本文章属于
MinJohnson·2025-06-24 18:02

混沌保密音频传输系统设计与评估

详细阐述了系统架构、混沌电路实现、FPGA/微控制器平台部署方案，并制定了全面的评估指标体系（包括音频失真度、误码率、加密/解密时间、密钥空间、敏感性分析、统计特性等）。
神经网络15044·2025-06-24 14:07

FPGA基础 -- Verilog 锁存器简介

由浅入深地讲解Verilog中的锁存器（Latch）**，包括：什么是锁存器（定义与作用）锁存器的分类（透明锁存器vs边沿触发器）Verilog中锁存器的建模方式锁存器与触发器的区别锁存器的时序特性与设计陷阱实际应用与避免锁存器的最佳实践综合工具识别锁存器的方式与调试技巧一、什么是锁存器（Latch）？锁存器是一种电平敏感的时序逻辑单元，用于在特定控制信号（如enable或clk为高电平）时锁存输
sz66cm·2025-06-24 11:20

FPGA基础 -- Verilog 竞争/竞态（Race Condition）

一、什么是“竞争/竞态（RaceCondition）”？概念说明典型后果信号竞争（GlitchRace）由两条或多条逻辑路径传播延迟不同导致。同一时刻从不同路径到达的电平先后顺序不可预知，产生毛刺或错误翻转。硬件级：产生额外脉冲，触发错误状态或计数。事件竞争/仿真竞态（SchedulingRace）仿真器在同一个时刻deltacycle内对同一变量存在多个驱动且调度顺序不确定（典型如=阻塞赋值）。
·2025-06-24 11:20

FPGA芯片企业需要做哪些认证？

FPGA芯片厂商，为了符合行业和客户的要求，保证产品的质量，需要在公司层面和产品层面完成一些标准的三方认证。
·2025-06-24 01:15

XCVU47P-2FSVH2892E Xilinx Virtex UltraScale+ FPGA AMD

XCVU47P-2FSVH2892E是一款为超高带宽、超大逻辑、低延迟应用而生的旗舰级FPGA。它不仅为AI与网络加速提供了理想平台，也在5G与未来通信基础设施中发挥着核心作用。
XINVRY-FPGA·2025-06-23 19:34

FPGA基础 -- Verilog 的值变转储文件（VCD：Value Change Dump）

Verilog的“值变转储文件（VCD：ValueChangeDump）”，这是一项在仿真调试中至关重要的技术，可以帮助你“看见”RTL中每个信号随时间的变化过程。一、什么是Verilog的值变转储文件（VCD）VCD文件是一种标准格式的文本文件，全称为ValueChangeDump，用于记录Verilog仿真过程中信号的取值变化。它的作用类似于逻辑分析仪的抓取波形，但作用于RTL层，用于：波形观
sz66cm·2025-06-22 01:27

x86、amd64和arm64区别

这些架构影响着软件兼容性、性能和硬件设计。1.x86指的是：32位的x86架构（又叫i386或x86-32），由Intel最早在1978年推出。位宽：32位，也就是每次可以处理32位的数据。
L.Cheng·2025-06-22 00:55

FPGA基础 -- Verilog 的属性（Attributes）

Verilog的属性（Attributes）的系统化培训内容，适用于希望深入理解属性如何在综合、仿真和工具指示中使用的专业工程师。内容将涵盖：属性的定义、语法、使用场景、典型示例、工具兼容性与注意事项。一、什么是Verilog的属性（Attribute）Verilog的属性是附加在语句或对象上的元信息（Metadata），不会改变功能行为，但用于指导综合器、仿真器或其他EDA工具的行为，例如：优化
sz66cm·2025-06-22 00:24

在 DE2-115 开发板上使用 Chisel 编写流水灯程序

在DE2-115开发板上使用Chisel编写流水灯程序步骤1：打开QuartusII软件步骤2：编写Verilog代码步骤3：配置项目步骤4：分配引脚步骤5：编译项目步骤6：下载比特流到FPGA步骤7：
奈一410·2025-06-22 00:52

FPGA基础 -- Verilog 共享任务（task）和函数（function）

Verilog中共享任务（task）和函数（function）的详细专业培训，适合具有一定RTL编程经验的工程师深入掌握。一、任务（task）与函数（function）的基本区别特性taskfunction调用方式可以在过程块中调用可以在表达式中调用返回值无返回值，通过output/inout传递必须有返回值执行周期可以包含时间延迟#、事件@不能有任何延迟并发可与fork...join结合实现并发
sz66cm·2025-06-21 17:36

宽带中频10.4G采集卡

板载FPGA具备实时信号处理能力，可以进行大数据量的实时信号处理，这些特性使其成为超宽带信号采集、雷达、复杂电磁环境及无线频谱应用领域进行信号采集和分析的理想工具。
·2025-06-21 14:44

PCIe宽带中频采集回放平台3GS/s 采集14bit 2通道 12.6GS/s回放 16bit 2通道

板载FPGA具备实时信号处理能力，可实现数字下变频DDC、数字滤波、快速傅立叶变换等信号处理算法。提供快速的PCIExpress3.0x8数据传输接口，以及灵活
FPGA_ADDA·2025-06-21 14:44

中频收发卡-采集回放

它具有14bit分辨率、3GS/sAD采样率和12.6GS/sDA更新率，基于XilinxKU060FPGA系列。
FPGA_ADDA·2025-06-21 13:42

FPGA基础 -- Verilog语言要素之整型数、实数、字符串

✅一、整型数（Integer）Verilog中的整型值支持如下几种方式表达：1.常规整数格式（literal）10//默认十进制8'd10//8位的十进制108'b1010//8位的二进制8'o12//8位的八进制（12=10）8'hA//8位的十六进制（A=10）2.语法结构说明[位宽]'[进制][数值]位宽：指明宽度，如8'd10是8位进制：b：二进制（binary）o：八进制（octal）d
sz66cm·2025-06-21 11:27

第三届全国先进技术成果转化大会成功举办 中科亿海微携品亮相

为深入贯彻落实党的二十届三中全会精神，积极响应国家“两重”“两新”“两业”“8+9新产业”经济发展战略，5月16日至18日，中科亿海微携国产FPGA、SiP系统级芯片、SoM模块和专用SoC芯片等核心产品
ehiway·2025-06-21 11:25

中科亿海微SoM模组——AI图像推理解决方案

本文介绍的中科亿海微基于FPGA+SoC架构的通用AI图像推理模组，主要
·2025-06-21 11:55

中科亿海微SoM模组——波控处理软硬一体解决方案

图波控处理板实物图波控处理板硬件由波控处理FPGA模块、角度补偿数据存储模块、电平转换模块、电源模块等关键模块组成。FPGA模块单元，选用中科亿海
ehiway·2025-06-21 11:24

中科亿海微SoM模组——中频信号采集存储卡

数字中频信号采集存储是指利用ADC、FPGA实现对信号进行数字化采集、处理和存储传输的过程。该技术在通信、雷达、无线电等领域具有重要应用。
ehiway·2025-06-21 11:54

中科亿海微SoM模组——FPGA+ARM核心板

FPGA+ARM核心板是基于中科亿海微的EQ6HL45型FPGA芯片开发的高性能核心板，具有处理器丰富、接口丰富、高速大带宽等特点，适合异构平台算法、控制等方面使用。
ehiway·2025-06-21 11:24

超高速10G采集卡

特性:单通道和双通道操作单通道10GSPS或双通道5GSPS7GByte/s持续数据传输速率开放式FPGA支持实时DSP脉冲检测固件选项波形平均固件选项特征单通道和双通道工作模式双通道5GSPS，单通道
FPGA_ADDA·2025-06-21 07:30

FPGA中所有tile介绍

FPGA中包含的tile类型，以xinlinx7k为例，可以通过f4pga项目中的原语文件夹查看，主要包含以下这些：以下是您提到的Xilinx7系列FPGA中各种模块的含义及用途：1.BRAM(BlockRAM
aspiretop·2025-06-21 06:26

XCVP1902-2MSEVSVA6865 Xilinx FPGA Versal Premium SoC/ASIC

XCVP1902-2MSEVSVA6865VersalPremiumSoC/ASIC单片FPGA，可提供大容量FPGA逻辑仿真和原型设计目标。
XINVRY-FPGA·2025-06-21 06:24

Xilinx XC7A12T‑1CPG238I Artix‑7 FPGA

XC7A12T‑1CPG238I以其独特的性能与封装组合，成为诸多工程师的首选方案。下面，我们从多个维度对这款芯片做深入剖析。一、产品定位与封装特点XC7A12T‑1CPG238I属于赛灵思（Xilinx）28 nmArtix‑7系列中的入门级型号，其核心目标市场包括：小型嵌入式控制器接口桥接与协议转换设备教育与开发板平台低速数据处理 / 采集系统其CPG238封装（Chip‑ScaleBGA，0
·2025-06-21 06:23

FPGA verliog语言学习日志

它广泛应用于数字电路的设计和验证，特别是在FPGA（现场可编程门阵列）和ASIC（应用特定集成电路）的开发中。
藏进云的褶皱·2025-06-21 02:34

FPGA基础 -- Verilog语言要素之标识符

一、什么是标识符（Identifier）在Verilog中，标识符是用户定义的名字，用于标识模块、变量、端口、函数、任务、参数、宏定义等各种语言要素。就像C语言的变量名、函数名一样，Verilog中的标识符为HDL代码提供了可读性与结构组织的能力。二、Verilog标识符的定义规则（IEEEStd1364/1800）1.普通标识符（不带转义字符）必须以字母（az,AZ）或下划线_开头后续字符可以是
sz66cm·2025-06-21 02:02

设计的USB3.0 HUB实测速度仅USB2.0？

这背后涉及到信号完整性、硬件设计、材料选型等多方面的问题，值得硬件工程师高度重视。一、一块USB3.0HUB板的“失速”现场一款USB3.0HUB转接板。在完成原理图设计、PC
硬核科技·2025-06-21 00:19

用Zynq实现脉冲多普勒雷达信号处理：架构、算法与实现详解

本文将深入探讨如何利用XilinxZynqSoC（FPGA+ARM）平台高效实现PD雷达的信号处理链，涵盖理论基础、系统架构设计、关键算法实现及优化策略。一、脉冲多普勒雷达基础原
神经网络15044·2025-06-20 21:53

ZYNQ学习记录FPGA(五)高频信号中的亚稳态问题

一、亚稳态概述：1.1触发器在讲解亚稳态前，先介绍一下亚稳态的源头——触发器。1.1.1基本概念在数字电路里，触发器（Flip-Flop）是一种存储元件，常用于同步电路中存储二进制数据。它是由逻辑门（如与门、或门、非门）构成的时序电路，能够根据时钟信号的变化来存储和改变其输出状态。触发器分为D触发器（DataFlip-Flop）、T触发器（ToggleFlip-Flop）、JK触发器和SR触发器（
DQI-king·2025-06-20 17:29

[AXI] AXI Data Width Converter

它通过内部打包、解包和缓冲机制，确保跨宽度传输的数据完整性和协议合规性，广泛应用于FPGA和SoC系统设
S＆Z3463·2025-06-20 17:27

总结FPGA一些知识点

阻塞赋值与非阻塞赋值4.同步复位，异步复位，同步复位异步释放同步复位：异步复位：异步复位同步释放：5.FIFO6.建立时间与保持时间7.时钟抖动与时钟偏移8.锁存器与触发器9.Moore与Meeley状态机10.FPGA
·2025-06-20 16:55

《FPGA开发-1-verilog基本语法》

FPGA一般由verilog和VHDL语言开发，但由于verilog与C语言语法相像，更容易让初学者快速掌握这门语言，于是在应用宽度方面是verilog更胜一筹，但VHDL最初是用于军方产品的开发语言，
livercy·2025-06-20 09:29

FPGA基础 -- Verilog函数

Verilog函数（function）目标：让具备一般RTL经验的工程师，系统掌握Verilog函数的语法、约束、可综合写法以及在实际项目中的高效用法，为后续SystemVerilog及HLS设计奠定基础。1为什么要用函数？设计痛点函数带来的价值重复逻辑：CRC、Parity、优先编码等往往在多个模块出现将共用运算封装为函数，避免复制粘贴，减少Bug概率可读性差：长表达式嵌套写在连线或always
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 概率分布函数

Verilog概率分布函数（PDF,ProbabilityDistributionFunction）。一、引言：Verilog语言中的概率建模场景虽然VerilogHDL本身是一种确定性的硬件描述语言，但在仿真验证环境中（尤其是testbench设计中），我们经常需要引入随机性：模拟信号的随机抖动随机输入测试样本（Fuzz测试、随机码流）建立蒙特卡洛模拟（MonteCarlo）功能覆盖率分析中生成
sz66cm·2025-06-20 09:58

FPGA基础 -- Verilog 禁止语句

关于Verilog中“禁止语句”的详细培训讲解**，结合可综合设计与仿真行为的角度，深入讲解Verilog中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、Verilog中的“禁止语句”概念所谓“禁止语句”（或说非综合语句），是指不能被综合工具（如Vivado、Quartus、Synplify）综合到门级电路中，仅用于仿真或调试目的的语法结构。使用这些语句不会被转换为实际的逻辑门或触发器
·2025-06-20 08:25

FPGA基础 -- Verilog 结构建模之模块实例引用语句

Verilog结构建模中的“模块实例引用语句（ModuleInstantiation）”，包括语法规则、实例化方式、实例参数配置（parameter）、多实例管理、跨文件引用、顶层集成策略等方面，帮助你在实际FPGA
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之未连接的端口

Verilog中结构建模时未连接的端口（UnconnectedPorts），包括：什么是未连接端口如何显式地忽略端口连接实际使用场景工具综合与仿真中的注意事项未连接端口的工程规范建议一、什么是“未连接的端口”？当你例化一个模块时，如果某个端口并不需要使用（例如该模块的调试接口、保留接口、未启用通道），你可以选择不连接这个端口。✅二、未连接端口的写法1.命名连接.port()空写法（推荐）my_mo
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog 结构建模之端口

Verilog结构建模中端口的由浅入深培训讲解，适合从初学者到工程实践者逐步理解使用Verilog的结构化设计思想中的“端口声明与连接”。一、什么是结构建模？Verilog的三种建模方式包括：行为建模（BehavioralModeling）数据流建模（DataflowModeling）结构建模（StructuralModeling）其中：✅结构建模：更接近电路原理图的写法，将电路划分为多个子模块，
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为建模之循环语句

行为级建模（BehavioralModeling）是VerilogHDL中最接近软件编程语言的一种描述方式，适用于功能建模和仿真建模的初期阶段。在行为级中，循环语句（loopstatements）是常见且重要的控制结构，用于重复执行一段操作。我们从浅到深系统讲解Verilog中的行为级建模循环语句，分为以下几个层次：一、基础循环语句类型总览Verilog提供了以下几种循环语句：语句类型说明repe
sz66cm·2025-06-19 19:55

FPGA基础 -- Verilog 数据流建模

一、数据流建模概念简介（初级）1.什么是数据流建模？数据流建模是一种使用并行赋值语句（assign）来表达布尔逻辑或组合逻辑行为的建模方式。它强调信号之间的逻辑数据依赖关系，而不明确指定信号何时更新（不使用时钟）。特点：面向组合逻辑，不依赖时钟；高度抽象，更关注表达式而非行为顺序；使用assign语句进行建模。2.基础语法assigny=a&b;assignz=(a|b)&c;上面两个assign
·2025-06-19 19:25

FPGA基础 -- Verilog 数据流建模之幅值比较器

一、什么是幅值比较器（MagnitudeComparator）？幅值比较器用于比较两个数的大小关系，输出三种可能的状态：A>BA==BABeq:A==Blt:A、B);assigneq=(A==B);assignlt=(AB);assigneq=(A==B);assignlt=(Athreshold);流水线排序比较器assignswap=(a>b);assignmax=swap?a:b;assi
sz66cm·2025-06-19 19:25

FPGA基础 -- Verilog行为级建模之initial语句

Verilog中的initial语句块，这是行为级建模与testbench构建中非常关键的结构之一。一、什么是initial语句块？✅定义：initial是Verilog中用于在仿真开始时只执行一次的过程性语句块。它在时间0（仿真启动）执行，并按照代码顺序执行，适用于仿真环境中的激励产生、初始化赋值、时序控制等任务。二、基本语法与用法initialbegina=0;b=1;#10a=1;//10n
sz66cm·2025-06-19 19:25
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