FPGA基础 -- Verilog 结构建模之未连接的端口

Verilog 中结构建模时未连接的端口（Unconnected Ports），包括：

• 什么是未连接端口
• 如何显式地忽略端口连接
• 实际使用场景
• 工具综合与仿真中的注意事项
• 未连接端口的工程规范建议

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一、什么是“未连接的端口”？

当你例化一个模块时，如果某个端口并不需要使用（例如该模块的调试接口、保留接口、未启用通道），你可以选择 不连接 这个端口。

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✅ 二、未连接端口的写法

1. 命名连接 .port() 空写法（推荐）

my_module u1 (
    .a      (signal_a),
    .b      (),          // 不使用端口 b
    .c      (signal_c)
);

• 表示 端口 b 未连接，综合器将自动处理为“悬空”。
• ✅ 可读性好，不依赖端口顺序。
• ✅ 推荐用于结构建模和大型工程中。

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2. 位置连接方式时省略信号（⚠️ 不推荐）

my_module u1 (signal_a, , signal_c);

• 语法允许但可读性差，容易混淆和出错。
• 不建议使用，除非代码非常短。

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3. 连接到未定义信号（不推荐）

my_module u1 (
    .a      (signal_a),
    .b      (open),       // 错误用法，如果 open 未定义
    .c      (signal_c)
);

❌ 如果 open 没有定义，将在综合时报错。

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4. 1'bz/1'bx连接模拟“未定义”/“高阻”（用于仿真）

my_module u1 (
    .debug  (1'bz)       // 模拟高阻态，仿真时有效
);

⚠️ 仅用于仿真场景！ 综合时可能被忽略或报错。

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三、实际使用场景举例

✅ 场景1：子模块有调试端口但顶层不使用

debug_unit u_dbg (
    .clk     (clk),
    .rst     (rst),
    .dbg_out ()       // 调试口不使用
);

✅ 场景2：模块提供扩展通道、暂未启用

dma_engine u_dma (
    .ch0_data (ch0_sig),
    .ch1_data (),          // 保留
    .ch2_data ()           // 保留
);

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四、EDA 工具对未连接端口的处理

工具阶段	对未连接端口的处理
仿真	保持“Z”或“X”，需确保不会影响行为
综合	大多数工具自动优化未使用端口（不生成逻辑）
布局布线	不连接的 IO 可能不占用引脚，也可能被视为浮空处理
时序分析	未连接的端口不会影响 STA 路径分析

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五、未连接端口的编码规范建议

编码建议	原因
使用 命名连接 .port() 空写法	清晰、可读性高，适配大型结构建模
加注释 // 未使用	提示团队其他成员此端口是保留或未启用的
不定义无用信号连接空端口	避免冗余信号污染命名空间
对外部引脚未连接时显式 NC 注释	在顶层模块中用于 IO 端口更清晰的意图表达
在文档或约定中列出未使用端口说明	尤其在模块复用/接口升级时利于团队同步理解

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六、综合器行为举例（以 Vivado 为例）

• 对于 .unused_port() 或 .debug_out() 空连接端口：
  • 综合器会判断该端口是否影响模块功能；
  • 若该端口为输出且无驱动，不会合成连接线；
  • 若该端口为输入且无用，通常优化掉；
  • 若需要保留驱动，可用 (* keep *) 属性强制保留。

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七、延伸：如何在模块定义中给端口加默认值？（Verilog-2001不支持）

Verilog 不支持在端口声明中设置默认值（不像 VHDL），只能在例化模块时使用空连接。

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✅ 总结

方面	建议
写法	使用 .port() 空连接方式
可读性	加注释说明未连接的用途（如保留/未启用）
工程实践	注意仿真与综合的不同处理逻辑
多模块管理	建议保留未用端口接口，便于未来扩展