1位全加器设计—— 原理图与VHDL设计初步

一、 实验背景

通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法

二、实验过程

实验软件：quartusII 13.0 modelslimse10.2

实验硬件：FPGA开发板Intel DE2-115
实验步骤：
1.打开quartusll13.0的软件，新建一个工程

2.选择合适的开发板类型

3.新建原理图文件：
打开QuartusII,选菜单“File”一“New”，在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项，“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗

4.在编辑窗中调入元件，完成半加器的原理图输入。
点击按纽“ ”或直接双击原理图空白处，从“ Symbol”窗中选择
需要的符号，或者直接在“name”文本框中键入元件名，如“and2”为2输
入与门，点OK按钮，即将元件调入原理图编辑窗中。例如为了设计半加器，
分别调入元件and2，xnor和输入输出引脚input和output。并如图用点
击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使
其变黑色，再用键盘分别输入各引脚名:a、b, c os
如图：

5.存盘编译：
选择菜单File - Save As，选择刚才为自己的工程建
立的目录d:\adder4，将已设计好的原理图文件取名为:half_adder.bdf(注
意默认的后缀是.bdf)，并存盘在此文件夹内。然后点击 进行编译，若无
错误则可进行下一步，若有错进行原理图修改。编译完成后最下面的“message”框中
信息如

6.设计项目设置成可调用的元件

7.半加器仿真
新建波形文件。如上面新建图形文件的方法，从“file”中选择
“new”，然后从出现的对话框中选择“university program VWF”。
点击“OK”

输入波形文件。在波形文件编辑器左端大片空白处双击，出现“insert node
or bus”对话框，点击“node finder”按钮。如图：

然后在随后出现的“node finder”对话框中点击“list”按钮，则半加器中所有的输入输出引脚全部出现在对话框左边。

再在该界面上点击“>>”，则把左边所有的端口都选择到右边，进入波形。如图。点击两次“OK”后，出现如图的波形文件：

设置输入波形取值。方法可以是选中某段需要设置数值“1”的波
形，然后在工具栏上点击按钮 ，即可。反之设置“0”，或其余数值同法可行。
仿真。先保存文件为“half_adder.vwf”，点击工具栏上功能仿
真按钮 ，完成后会自动跳出仿真后的文件。如图。从该图中可以分析半加器的逻
辑关系是否正确。至此完成半加器的设计

8.设计全加器顶层文件

9.引脚绑定及硬件下载测试

总结

实验为完成，过几天完成补充。