揭秘集成电路设计之数字IC后端攻城狮

IC设计工程师是一个从事集成电路开发设计的职业。随着我国IC设计产业渐入佳境，越来越多的工程师加入到这个新兴产业中。成为IC设计工程师所需门槛较高，往往需要有良好的数字电路系统及嵌入系统设计经验，了解ARM体系结构，良好的数字信号处理、音视频处理，图像处理及有一定的VLSI基础。

故而，有很多在校同学希望能够了解企业中IC相关工程师的具体工作内容、技能要求、发展前景等，以增加自己的就业竞争力，同时，还有很多已经拿到offer的IC新人也希望能够增加相关方面知识储备，提前熟悉岗位工作内容，提前做好职业规划。

为此，搞定offer将在本篇文章为大家详细揭秘集成电路设计岗位之数字IC后端攻城狮的工作内容、工作强度等，并为大家提供来自在职前辈的职场心得和建议，希望能够帮助到各位同学。

01数字IC后端攻城狮

数字IC后端工程师是芯片微观界的建筑师，负责将前端工程师的设计图纸转化为实际的电路结构，并生成符合生产厂家要求的GDS文件。

02作内容

包括但不仅限于：数字物理设计，综合网表编辑，路径地址解析协议流程的实现，在时序约束合理的情况下完成时序收敛，完成生产厂家设计规则检查等物理设计要求。一般来说，数字IC后端工程师会和模拟IC前端设计人员、厂家技术人员、封装测试技术人员频繁对接。展开来讲，细分为以下方面：

Placement

主要涉及STD cell的拜访，这一步基本是EDA工具根据module的分布进行优化，不过如果时序出现问题还是需要一些人为干预的。

CTS

即时钟树(clock tree，简称CTS)，是驱动电路中的时序单元，一般情况下会使用平衡树（balance tree，简称BTS）。但是随着涉及频率越来越高，现在一些逻辑较深的路径也经常采用useful skew技术。

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Route

即绕线，一般是在满足生产厂家设计规则检查的条件下，由EDA工具完成自动布局布线。随着技术的发展和成熟，EDA工具可以对关键时序路径进行layer promotion的优化，使用更少延迟的高层metal优化时序。

RC/STA/DRC/LVS/Formal

为了得到能实际交付生产的文件，需要在给定的时序约束下不断迭代优化时序，并且执行设计规则检查，版图网表一致性检查，优化后网表功能一致性检查等多项任务。

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基础理论知识包括CMOS相关知识、半导体基本原理、数字电路设计知识等。

必备工具包括EDA工具中的workshop和UserGuide以及shell或python等脚本语言。

此外，为构建自己的优势技术壁垒，还需深入学习STA原理；知道uncertainty/setup/holdup time时序相关知识；了解一些模拟射频IP的特殊要求例如PLL、SENSOR等；熟悉高速IO的设计、包房、封测的要求；清楚一些常用IP的典型函数式设计程序或数据流例如ARM core、PCIE、DDR。

为区别于普通后端工程师，最好能够深入学习power planing；知道如何实现不同test mode下的test ability/coverage；了解如何筛片以减少封测成本；熟悉如何从timing、power或其他层面提高芯片良率。

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主要取决于项目时间周期，基于数字IC后端的特点，通常流片前夕是工作强度最大的时期，因为数字IC后端工程师的工作进度将会严重影响能否按时递交版图和产品。

虽然大公司的flow相对完善，整体loading比较均衡，但是项目中的任何一个细枝末节都会影响整个流片，所以数字IC后端往往难逃任何一个环节失误所造成的schedule delay。

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数字IC后端是一个高需求高增长的行业。随着芯片产业蓬勃发展、生产规模日益扩大、芯片集成日益复杂，社会对数字IC后端设计人员的需求势必水涨船高，因此工作机会很多，跳槽非常容易。

一般来说，后端设计入门容易精进很难，由于后端设计参与流程较多，因此相比前端设计更具通用性，但是想要做到独挡一面，尚需不断积累，适合不断深入，沿着技术专家的发展路径走下去。不过如果对设计、IP、封装、测试、工艺等均有涉猎，也可转型PMO或者自主创业。

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前辈建议

打好基础，注重积累理论知识、注重实践、积极主动、多请教、多学习。