利用 SoC 架构信息 (SAI) 创建自动网表的解析

基于 SAI（SoC Architecture Information）创建网表是在无完整电路网表时启动物理设计的关键技术，通过解析架构描述并生成等效网表，使 Innovus 能够执行布局规划与分析。以下是核心功能与实现逻辑的详细说明：

一、SAI 自动网表生成的技术背景与目标

当设计早期缺乏 RTL 或门级网表时，SAI 自动网表生成通过抽象模型具体化的方式，将架构描述转换为物理设计工具可识别的网表结构，实现：

• 提前启动物理设计：在网表完成前 2~3 个月开始布局规划，缩短项目周期；
• 架构级设计验证：基于等效网表评估模块划分、接口时序及布局可行性；
• 多方案快速迭代：通过修改 SAI 参数（如模块面积、总线位宽）生成不同网表，对比设计方案。

二、自动网表生成的核心功能与实现机制

1. 部分网表与 SAI 的融合解析

   • 技术逻辑：
     • 解析 SAI 文件中的模块定义、连接关系及时序约束；
     • 若存在部分网表（如自研 IP 的门级网表），将其与 SAI 的抽象模块集成，形成混合精度网表。
   • 示例场景：

     tcl

     # SAI文件中集成部分网表
     read_sai arch.sai
     read_verilog ip_core/netlist.v  # 加载IP的部分网表
     create_auto_netlist -output sai_netlist.v
     

2. 虚拟单元（Dummy Cells）的自动添加

   • 模拟模块尺寸（RFQ）：
     • 根据 SAI 定义的模块面积，添加等效尺寸的虚拟单元（Dummy Cells），确保布局时的物理占位准确。

     tcl

     # 创建面积为10000门的虚拟模块
     create_module -name cpu_dummy -area 10000 -add_dummy_cells true
     

   • 模块间边界连接模拟：
     • 添加虚拟触发器（Dummy Flop）模拟跨模块的时序边界，确保时序分析的路径连续性。

3. 存储单元与流水线的处理

   • 存储器模拟与集成：
     • 根据 SAI 定义的存储器参数（容量、端口），自动添加虚拟存储器或集成真实存储器模型：

     tcl

     # 添加2MB的L2缓存
     add_memory -name l2_cache -size 2MB -real_model true  # 使用真实存储器模型
     

   • 流水线寄存器插入：
     • 按连接文件（Connection File）的规格自动插入流水线寄存器，优化时序路径：

     tcl

     # 在总线连接中插入2级流水线
     connect -src cpu -dst ddr -pipeline_stages 2
     

4. 时序约束与物理参数生成

   • SDC 约束文件创建：
     • 基于 SAI 的接口时序定义（如时钟频率、输入输出延迟），自动生成 SDC 文件并加载至 Innovus：

     tcl

     create_sdc_constraints -file sai_constraints.sdc
     read_sdc sai_constraints.sdc
     

   • 芯片尺寸与布局参数定义：
     • 将 SAI 中的 Die 尺寸、核心区域划分等物理参数转换为 Innovus 可识别的布局约束：

     tcl

     define_die_size -width 8000 -height 6000
     create_core_area -margin 500
     

三、自动网表的关键应用场景

1. 异构计算架构的早期验证

   • 场景：评估 CPU+GPU+NPU 的异构架构布局可行性。
   • 实现：
     1. SAI 定义各模块面积与接口；
     2. 生成包含虚拟单元的网表；
     3. 在 Innovus 中执行布局规划，验证模块间距与布线通道是否充足。

2. 跨时钟域设计的时序评估

   • 流程：
     • SAI 定义多时钟域及时序约束；
     • 自动网表添加跨时钟域的虚拟触发器；
     • 使用timeDesign分析异步路径的建立 / 保持时间。

3. 存储器子系统的布局优化

   • 操作：
     • SAI 定义存储器容量、端口位置；
     • 自动网表集成真实存储器模型；
     • 在 Innovus 中优化存储器与 CPU 的物理位置，缩短数据路径。

四、自动网表与传统网表的对比

维度	SAI 自动生成网表	传统门级网表
数据来源	SAI 架构描述 + 部分网表	RTL 代码综合后生成
模型精度	抽象模型 + 虚拟单元（精度适中）	门级电路（精度高）
设计阶段	早期架构探索与布局规划	后期物理实现与签核
迭代成本	低（修改 SAI 文件后重新生成）	高（需重新综合与布局）
存储需求	小（虚拟单元占比高）	大（包含所有门级单元）

五、自动网表生成的典型命令流程

tcl

# 1. 初始化设计环境
setUserDataValue init_lef_file tech7nm.lef
setUserDataValue init_top_cell top_design

# 2. 加载SAI文件
read_sai arch.sai

# 3. 生成自动网表（含虚拟单元与约束）
create_auto_netlist -output auto_netlist.v \
                    -add_dummy_cells true \
                    -include_memory_models true

# 4. 生成SDC约束并加载
create_sdc_constraints -file sai_sdc.sdc -clock_freq 2.5GHz
read_sdc sai_sdc.sdc

# 5. 启动物理设计
createFloorPlan -die_size 8000x6000
placeModule -all

六、技术优势与注意事项

1. 核心优势：

   • 时间效率：提前 2~3 个月启动物理设计，整体周期缩短 30%；
   • 风险规避：早期发现架构级问题（如存储器接口拥塞），返工成本降低 50%；
   • 灵活性：支持快速切换架构方案（如单核→四核 CPU），网表生成时间 < 1 小时。

2. 注意事项：

   • 精度控制：随设计推进逐步替换虚拟单元为真实网表，避免精度不足；
   • 约束同步：确保 SAI 定义的时序约束与后续 RTL 设计一致，避免集成冲突；
   • 增量更新：使用update_auto_netlist命令增量修改网表，保留已完成的布局规划。

总结

利用 SAI 创建自动网表是芯片设计早期阶段的关键使能技术，通过抽象模型具体化与虚拟单元模拟，在无完整网表时实现布局规划与时序分析。该技术尤其适用于复杂 SoC 的架构探索与多方案评估，通过 “SAI 定义→自动网表生成→物理设计验证” 的流程，将物理实现风险提前暴露，为设计的高效收敛提供支撑。