96717串行器内部pipeline mapping

1. 原理图

96717/F/R只有一个Controller 连接到两个PHY，最多支持4-lane inputs。因为只有一个Controller，所以只支持14mode /12 mode;
96717/F/R只有一个Controller/PortB/PIPEZ，因此video routing 比较简单：MIPI Port B (PHY1/2) → MIPI Controller 1 → Video Pipe Z
不像96712内部一样，需要配置4/8个pipe到4个Controller的mapping；

2. data map

1 96712的map逻辑是：配置每个pipe从哪个GMSL PHY的PIPE取数据，然后将其中的VC/DT映射到另一个VC/DT，最后再映射某个Controller
2 96717的map逻辑是：在这一个pipeZ中，通过CTRL1_VC_MAP{0:15} 来实现map：比如如果要想将VC1 map 到VC7，那么0x07写入到CTRL1_VC_MAP1即可；

3. data filter

1 DT filtering：使用default video routing，任何DT/VC均会 route 到 pipeZ，但是当使能DT filter后，最多有4种data type可以route到pipeZ：mem_dt{1,2,7,8}_selz. Bits [5:0] in these registers must match the incoming data type code. Bit 6 enables the filter.

2 VC filtering：最多有16种VC可以route到pipeZ：the VC_SELZ_L and VC_SELZ_H bits must be set to represent the virtual channels present on that pipe，例如如果要想VC0和VC1 route到pipeZ，那么需要设置VC_SELZ_L[0] = 1和VC_SELZ_L[1] = 1；

3 eg：
0x0318, 0x6C, #enable DT filter for RAW12 (ID = 0x2C)
0x030D, 0x02, #only VC1 allowed onto pipe