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verilog手撕代码
hdlbits系列
verilog
解答（exams/m2014_q4g）-48
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述本次我们将一次创建多个逻辑门，对两个输入a和b通过组合逻辑实现七种不同的输出：out_and:aandbout_or:aorbout_xor
zuoph
·
2023-11-26 11:35
verilog语言
fpga开发
单周期CPU设计【
Verilog
】
第一章单周期CPU的设计原理1.1单周期CPU概述1.2CPU工作原理第二章单周期CPU的设计内容2.1指令系统的设计2.1.1概述2.1.2运算类指令的设计2.1.3传送类指令的设计2.1.4存储类指令的设计2.1.5控制类指令的设计2.2整体框架的设计2.3数据通路的设计2.4控制信号的设计第三章单周期CPU的具体实现3.1底层模块的实现3.1.1程序计数器PC3.1.2指令存储器Instru
醉酒、冰城外
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2023-11-26 01:12
课程设计
CPU
单周期
Verilog
FPGA纯
verilog
代码解码CameraLink视频，附带工程源码和技术支持
目录1、CameraLink视频协议简介免责声明2、目前我已有的CameraLink收发工程3、FPGA实现CameraLink视频解码4、vivado工程介绍5、福利：工程源码获取1、CameraLink视频协议简介CameraLink的详细不必深究，作为FPGA数据采集者而言，我们只需关心他的传输时序和传输协议。CameraLink相机输出分三种模式：Base模式：称之为基本模式或初级模式，通
9527华安
·
2023-11-25 23:13
菜鸟FPGA图像处理专题
CameraLink视频专栏
fpga开发
FPGA图像处理
CameraLink
CameraLink解码
verilog
数字逻辑电路基础-时序逻辑电路之移位寄存器
文章目录一、移位寄存器定义二、
verilog
源码三、仿真结果一、移位寄存器定义移位寄存器定义Ashiftregisterisatypeofdigitalcircuitusingacascadeofflipflopswheretheoutputofoneflip-flopisconnectedtotheinputofthenext
zuoph
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2023-11-25 22:42
数字电路
fpga开发
[System
Verilog
] 数据类型
Verilog
的数据类型实际硬件世界中没有数据类型的概念；人类只不过为了创造了一种硬件语言，并将数据类型置于其中。
SE7EN_Lin
·
2023-11-25 14:06
hdlbits系列
verilog
解答（Exams/m2014 q4h）-44
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述实现以下电路：二、
verilog
源码moduletop_module(inputin,outputout);assignout=in;endmodule
zuoph
·
2023-11-25 11:43
verilog语言
fpga开发
hdlbits系列
verilog
解答（exams/m2014_q4i）-45
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述实现以下电路：二、
verilog
源码moduletop_module(outputout);assignout=1'b0;endmodule
zuoph
·
2023-11-25 11:43
verilog语言
fpga开发
hdlbits系列
verilog
解答（Exams/m2014 q4e）-46
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述实现以下电路：二、
verilog
源码moduletop_module(inputin1,inputin2,outputout);assignout
zuoph
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2023-11-25 11:43
verilog语言
fpga开发
hdlbits系列
verilog
解答（exams/m2014_q4f）-47
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述实现以下电路：二、
verilog
源码moduletop_module(inputin1,inputin2,outputout);assignout
zuoph
·
2023-11-25 11:04
verilog语言
fpga开发
「
Verilog
学习笔记」信号发生器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网方波的实现，较为简单，只需要设置一个计数器，使输出保持10个时钟为0，跳变为20，再保持10个时钟。
KS〔学IC版〕
·
2023-11-25 11:57
Verilog学习笔记
学习
笔记
fpga开发
Verilog
「
Verilog
学习笔记」数据串转并电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网关于什么是Valid/Ready握手机制：深入AXI4总线（一）握手机制-知乎时序图含有的信息较多，观察时序图需要注意
KS〔学IC版〕
·
2023-11-25 11:57
Verilog学习笔记
学习
笔记
fpga开发
Verilog
北邮22级信通院数电：
Verilog
-FPGA（11）第十一周实验（1）用JK触发器实现8421码十进制计数器
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分1.1JK_8421.v1.2JK_ff.v1.3debounce.v二.管脚分配三.实验效果一.代码部分1.1JK_8421.vmoduleJK_8421(inputclk,rst,btn,s
青山入墨雨如画
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2023-11-25 11:25
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（11）第十一周实验（2）设计一个24秒倒计时器
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分1.1counter_24.v1.2divide.v1.3debounce.v二.管脚分配三.实验效果一.代码部分1.1counter_24.vmodulecounter_24(inputclk
青山入墨雨如画
·
2023-11-25 11:52
北邮22级信通院数电实验
fpga开发
LeetCode第3题无重复字符的最长子串-java实现-图解思路与
手撕代码
-滑动窗口
LeetCode第3题无重复字符的最长子串-java实现-图解思路与
手撕代码
-滑动窗口文章目录一、题目描述二、解题思路与代码实现1.思路2.滑动窗口的代码总结一、题目描述给定一个字符串s，请你找出其中不含有重复字符的最长子串的长度
在下柠檬
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2023-11-24 23:50
LeetCode刷题日记
java
leetcode
java
算法
Verilog
RTL代码设计规范简单整理总结
目录1宗旨2IP的RTL设计文件的建立3TOP集成的设计文件的建立4文件头5宏定义6端口定义6.1IP设计中的端口定义6.2TOP集成中的端口定义7TOP模块的集成8参数定义9RTL设计文件主体1宗旨每个IP设计人员严格遵守一个统一的良好的编码规范，在团队协作方面可以提高代码的可读性和可维护性，可以避免自己日后再次看待代码时的不理解、避免同组人员不必要的不理解、避免IP调用者的不理解、避免后期维护
豆豆恩馨
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2023-11-24 23:45
IC设计
verilog
代码规范
设计规范
团队开发
SPI总线协议
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档目录SPI总线的定义SPI总线工作方式SPI驱动
Verilog
实现总结SPI总线的定义SPI（SerialPeripheralInterface
emm的金毛
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2023-11-24 15:17
接口
fpga开发
Verilog
HDL中的“+:”和“-:”语法详解
Verilog
HDL中的“+:”和“-:”语法详解在FPGA开发中，
Verilog
HDL语言是广泛应用的一种硬件描述语言。
HackMasterX
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2023-11-23 23:17
数据结构
matlab
「
Verilog
学习笔记」输入序列连续的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n
KS〔学IC版〕
·
2023-11-23 21:58
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」不重叠序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，当连续的六个输入值符合目标序列表示序列匹配，
KS〔学IC版〕
·
2023-11-23 21:58
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」 输入序列不连续的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网题目要求检测a的序列，a为单bit输入，每个时刻可能具有不同的值，且并不是每一个数据都是有效的，需要根据data_valid
KS〔学IC版〕
·
2023-11-23 21:58
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」含有无关项的序列检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n
KS〔学IC版〕
·
2023-11-23 21:51
Verilog学习笔记
学习
笔记
Verilog
数字逻辑电路基础-时序逻辑电路之锁存器
文章目录一、锁存器简介二、
verilog
源码三、综合及仿真结果一、锁存器简介本文介绍数字逻辑电路中一种常用的基础时序逻辑电路-锁存，顾名思义，它的功能就是将输入在控制信号有效时透明传输到输出端，当控制信号无效时
zuoph
·
2023-11-23 17:50
数字电路
fpga开发
练习7-在
Verilog
中使用任务task
在
Verilog
中使用任务task1，任务目的2，RTL代码，交换3，测试代码4，波形显示1，任务目的（1）掌握任务在
verilog
模块设计中的应用；（2）学会在电平敏感列表的always中使用拼接操作
向兴
·
2023-11-23 17:13
Verilog数字系统设计教程
fpga开发
1-
verilog
的串行滤波器FIR实现
verilog
的串行滤波器FIR实现1，RTL代码2，RTL原理框图3，测试代码4，输出FIR滤波器的波形参考文献:1，基于FPGA的串行FIR滤波器设计与实现2，FPGA实现FIR滤波器1，RTL代码
向兴
·
2023-11-23 17:13
Verilog数字系统设计教程
fpga开发
练习八-利用有限状态机进行时序逻辑的设计
利用有限状态机进行时序逻辑的设计1，任务目的：2，RTL代码，及原理框图3，测试代码，输出波形1，任务目的：（1）掌握利用有限状态机实现一般时序逻辑分析的方法；（2）掌握用
Verilog
编写可综合的有限状态机的模板
向兴
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2023-11-23 17:38
Verilog数字系统设计教程
fpga开发
华为OD技术面
手撕代码
实录：字符串排列
字符串排列输入一个字符串，打印出该字符串中字符的所有排列。你可以以任意顺序返回这个字符串数组，但里面不能有重复元素。示例：输入：s=“abc”输出：[“abc”,“acb”,“bac”,“bca”,“cab”,“cba”]限制：1<=s的长度<=8思路首先给定一个字符串，这个字符串里每一个字符是构成排列的元素之一，我们的回溯代码里，选择和回退就确定了是这每个字符。给定的字符串有几个字符，那么我们的
Clap of thunder
·
2023-11-23 10:40
华为od
深度优先
算法
5.华为OD北京研究所技术加面
手撕代码
实录：求最长回文子串
最长回文子串给你一个字符串s，找到s中最长的回文子串。如果字符串的反序与原始字符串相同，则该字符串称为回文字符串。示例1：输入：s="babad"输出："bab"解释："aba"同样是符合题意的答案。示例2：输入：s="cbbd"输出："bb"思路方法1.暴力破解(测试用例全都能通过但是耗时太长)java解法publicbooleanisPalindromic(Strings){intlen=s
Clap of thunder
·
2023-11-23 10:39
华为od
面试
算法
7.华为OD技术面
手撕代码
实录：判断ip地址
判断ip地址编写一个函数来验证输入的字符串是否是有效的Pv4Q或IPv6地址。IPv4地址由十进制数和点来表示，每个地址包含4个十进制数，其范围为0-255，用(“.”)分割。比如，172.16.254.1:同时，IPv4地址内的数不会以0开头。比如，地址172.16.254.01是不合法的。IPv6Q地址由8组16进制的数字来表示，每组表示16比特。这些组数字通过(":”)分割。比如，2001:
Clap of thunder
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2023-11-23 10:00
华为od
算法
面试
华为OD南京研究所二面
手撕代码
实录：乘电梯的最短时间
乘电梯的最短时间某公司,每天早上都有很多人去坐电梯,每个人都可能到不同的楼层.同时电梯还有一个容量限制.电梯最多只能带K个人.电梯从第a层到第b层,会花费|a-b|的时间.现在有N个人,以及知道每个人想要去的地方,请问如何坐电梯,才能使每个人到达到他们对应的楼层,且所花费时间最少.电梯最后要会到第1层.输入对于每个输入文件,先输入两个整数N,K.表示有N个人,以及电梯的容量K.接下来一行,有N个整
Clap of thunder
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2023-11-22 19:35
华为od
windows
一段来自《
Verilog
HDL 高级数字设计》的错误
Verilog
代码
笔者之前在阅读《
Verilog
HDL高级数字设计》时的基4布斯乘法器一文时，就遇到了一段有问题的代码，而这个问题可以用
Verilog
基础：表达式位宽的确定（位宽拓展）文中的分析完美解决。
日晨难再
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2023-11-22 17:47
数字IC
硬件工程
Verilog
fpga开发
Verilog高级数字设计
数字IC基础：有符号数和无符号数加、减法的
Verilog
设计
spm=1001.2014.3001.5482本文是对数字IC基础：有符号数和无符号数的加减运算一文中的谈到的有符号数加减法的算法进行
Verilog
实现，有关算法细节请阅读原文，本文不会过多谈到原理相关问题
日晨难再
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2023-11-22 16:30
数字IC基础
fpga开发
硬件工程
数字IC
Verilog
硬件描述语言
硬件学习路线调研
学习路线《
Verilog
传奇》、《
Verilog
HDL高级数字设计》或者是《用于逻辑综合的VHDL》。不看书也能写出个三段式状态机就可以进入下一阶段了。
zianren
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2023-11-22 11:55
FPGA
学习
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（10）第十周实验 实现移位寄存器74LS595（仿真方法验证）
跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客使用FPGA开发板验证的教程，请参考北邮22级信通院数电：
Verilog
-FPGA
青山入墨雨如画
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2023-11-22 03:48
北邮22级信通院数电实验
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（0）怎么使用modelsim进行仿真？modelsim仿真教程一份请签收~
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客最近很多uu问我怎么用quartus连接的modelsim软件进行仿真，所以这里给大家一个简要教程啦本篇文章以第九周实验：实现寄存器74LS374为例，按步骤讲解使用modelsim进行仿真的全过程，需要的uu
青山入墨雨如画
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2023-11-22 03:44
北邮22级信通院数电实验
fpga开发
国产高云FPGA：纯
verilog
实现视频图像缩放，提供6套Gowin工程源码和技术支持
目录1、前言免责声明2、相关方案推荐国产高云FPGA相关方案推荐国产高云FPGA基础教程3、设计思路框架视频源选择OV5640摄像头配置及采集动态彩条跨时钟FIFO图像缩放模块详解设计框图代码框图2种插值算法的整合与选择VideoFrameBuffer图像缓存DDR3MemoryInterface4、Gowin工程1：640x480不缩放操作5、Gowin工程2：640x480缩小到300x300
9527华安
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2023-11-22 01:07
FPGA图像缩放
菜鸟FPGA图像处理专题
fpga开发
音视频
高云FPGA
图像缩放
verilog
GOWIN
「
Verilog
学习笔记」边沿检测
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleedge_detect(inputclk,inputrst_n,
KS〔学IC版〕
·
2023-11-22 01:35
Verilog学习笔记
学习
笔记
Verilog
System
verilog
中Clocking blocks
1.clockingblock的作用Clockingblock可以将timing和synchronizationdetail从testbench的structural、functional和proceduralelements中分离出来，因此sampletimming和clockingblock信号的驱动会隐含相对于clockingblock的clock了，这就使得对一些keyoperations
一只迷茫的小狗
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2023-11-21 01:36
Systemverilog
Systemverilog
IEEE Standard for System
Verilog
Chapter 22. Compiler directives
22.1General此子句描述以下编译器指令（按字母顺序列出）：`__FILE__[22.13]`__LINE__[22.13]`begin_keywords[22.14]`celldefine[22.10]`default_nettype[22.8]`define[22.5.1]`else[22.6]`elsif[22.6]`end_keywords[22.14]`endcelldefine[
一只迷茫的小狗
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2023-11-21 01:36
算法
【FPGA】
Verilog
：实现 RS 触发器 | Flip-Flop | 使用 NOR 的 RS 触发器 | 使用 NAND 的 RS 触发器
目录0x00RS触发器（RSFlip-Flop）0x01实现RS触发器0x02使用NOR的RS触发器0x03使用NAND的RS触发器0x00RS触发器（RSFlip-Flop）触发器（Flip-Flop）是一种带有时钟的二进制存储设备，用于存储0和1的值。只有在时钟信号的边沿转换时，存储的0或1的值才会改变。从1到0的转换称为下降沿触发，而从0到1的转换称为上升沿触发。触发器中存储的值在触发器的输
柠檬叶子C
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2023-11-20 22:06
fpga开发
Flip-Flop
RS
触发器
IC前端面试总结（已拿NVIDIA和字节跳动ASIC芯片实习Offer）
System
Verilog
总结System
Verilog
：由
Verilog
发展而
Ryushane
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2023-11-20 16:16
fpga开发
建议收藏《
Verilog
代码规范笔记_华为》
华为
verilog
编程规范是坊间流传出来华为内部的资料，其贴合实际工作需要，是非常宝贵的资料，希望大家善存。
移知
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2023-11-20 15:53
代码规范
笔记
华为
【FPGA】
Verilog
：升降计数器 | 波纹计数器 | 约翰逊计数器 | 实现 4-bit 升降计数器的 UP/DOWN
目录Ⅰ.理论部分0x00升降计数器（UPDOWNCounter）0x01波纹计数器（RippleCounter）0x02约翰逊计数器（JohnsonCounter）Ⅱ.实践部分0x00实现：升降计数器（4-bit）0x01绘制输出表0x02设计代码0x03仿真代码0x04效果演示0x05注意事项Ⅰ.理论部分0x00升降计数器（UPDOWNCounter）升降计数器(UPDOWNCounter)是一
柠檬叶子C
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2023-11-20 14:19
fpga开发
[
verilog
] 八位比较器
八位比较器modulecode:modulecompare_8bit(equal,a,b);input[7:0]a,b;outputequal;regequal;always@(aorb)if(a>b)equal=1;elseequal=0;endmodulealways块中必须要用reg型变量，所以equal申请为reg型，如果不使用always块，也可以申请为wire型，一般来说，模块的输出数
Unknown_Fighter
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2023-11-20 11:26
#
Verilog
verilog
比较器
VivadoAndTcl: read_
verilog
读一个或者多个
verilog
文件。
Unknown_Fighter
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2023-11-20 11:56
#
VivadoAndTcl
fpga开发
硬件工程
fpga
一生一芯18——Chisel模板与Chisel工程构建
pwd=revg提取码:revgChisel转
Verilog
模板如下：链接:https://pan.baidu.com/s/1T9JQL5BccxqI4bscfU-JyA?
铭....
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2023-11-20 10:38
一生一芯
scala
Chisel
「
Verilog
学习笔记」根据状态转移表实现时序电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析可得逻辑表达式为可得逻辑表达式为`timescale1ns/1nsmoduleseq_circuit(inputA
KS〔学IC版〕
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2023-11-20 09:24
Verilog学习笔记
学习
笔记
Verilog
FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法（3）
时序图IIC读写操作方法汇总正点原子IIC实验工程整体框图和模块功能简介，如表下图所示：IIC驱动模块设计时钟规划状态跳转流程单次写操作的波形图如下图所示：随机读操作的波形图如下图所示：I2C驱动控制模块
Verilog
自小吃多
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2023-11-20 08:16
FPGA
fpga开发
fir matlab fpga,基于Matlab和FPGA的FIR数字滤波器设计及实现
截位用
Verilog
HDL实现的语句是：assignFIR_out={D_temp[36],D
小漂飞啊
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2023-11-20 05:53
fir
matlab
fpga
数电和
Verilog
-时序逻辑实例二：移位寄存器
A.15时序逻辑实例二：移位寄存器简单的单向移位寄存器，由低位向高位移动，可以通过load加载设定移位寄存器的初始值。设计模块//文件路径：a.15/src/shifter.vmoduleshifter(clk,rst_n,load_enable,load_data,dout);inputclk;inputrst_n;inputload_enable;input[7:0]load_data;out
程序员Marshall
·
2023-11-20 04:16
数电和Verilog基础
fpga开发
北邮22级信通院数电：
Verilog
-FPGA（10）第十周实验 实现移位寄存器74LS595
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分二.管脚分配三.实现过程讲解及效果一.代码部分shift_register.vmoduleshift_register(inputclk,DS,OE,MR,inputwireST_CP,outp
青山入墨雨如画
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2023-11-20 04:41
北邮22级信通院数电实验
fpga开发
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